一種基于fpga實(shí)現(xiàn)的gost加解密設(shè)備及其方法
【專利摘要】本發(fā)明涉及一種基于FPGA實(shí)現(xiàn)的GOST加解密設(shè)備及其方法。設(shè)備包括電源電路、FPGA芯片、時(shí)鐘電路、片外程序存儲(chǔ)電路、JTAG程序下載調(diào)試電路、EEPROM存儲(chǔ)器電路、第一UART串口電路和第二UART串口電路；FPGA芯片內(nèi)部包括PLL時(shí)鐘管理模塊、自環(huán)檢測模塊、數(shù)據(jù)成幀解幀模塊、UART串口協(xié)議模塊、數(shù)據(jù)幀結(jié)構(gòu)設(shè)置模塊、GOST加密模塊、GOST解密模塊、EEPROM芯片控制模塊以及密鑰和S盒處理模塊。利用FPGA芯片實(shí)現(xiàn)GOST加解密設(shè)備以及加解密方法；利用UART串口進(jìn)行外部明密文數(shù)據(jù)通信和密鑰設(shè)置，從而使數(shù)據(jù)加解密過程具有靈活性、實(shí)用性、安全性以及處理速度快等特點(diǎn)。
【專利說明】-種基于FPGA實(shí)現(xiàn)的GOST加解密設(shè)備及其方法

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及數(shù)字無線通信技術(shù)，特別涉及一種基于FPGA實(shí)現(xiàn)的GOST加解密設(shè)備 及其方法。

【背景技術(shù)】
[0002] 數(shù)字無線通信系統(tǒng)對(duì)數(shù)據(jù)進(jìn)行加解密一般使用專用的加解密芯片、使用基于MCU 的C語言W及使用上位機(jī)軟件實(shí)現(xiàn)加解密方法。該加解密方法從靈活性、實(shí)用性、安全性W 及處理速度等方面無法滿足目前數(shù)據(jù)通信設(shè)備信息加解密的技術(shù)要求。
[0003] 目前數(shù)據(jù)加解密通常采用DES算法或GOST算法來實(shí)現(xiàn)。GOST算法是一個(gè)64位 分組W及256位密鑰的分組密碼算法，該算法是一個(gè)32論簡單迭代型的加密算法。而DES 算法從密鑰產(chǎn)生子密鑰的過程比較復(fù)雜。GOST較DES之間有W下幾個(gè)主要區(qū)別；DES有56 位密鑰，而GOST有256位密鑰，若把S盒置換保密的話，GOST將有610位的密鑰信息；GOST 的S盒大小僅為DES的S盒的1/4 ;DES有16輪迭代，而GOST有32輪迭代。
[0004] 從W上對(duì)比可W看出，GOST算法很明顯優(yōu)于DES算法，因此需要設(shè)計(jì)一種能夠?qū)?現(xiàn)GOST加解密的設(shè)備及其方法，W滿足數(shù)據(jù)通信設(shè)備信息加解密的技術(shù)要求。


【發(fā)明內(nèi)容】

[000引鑒于現(xiàn)有技術(shù)存在的問題和缺陷，本發(fā)明設(shè)計(jì)一種基于FPGA實(shí)現(xiàn)的GOST加解密 設(shè)備及其方法。新的設(shè)計(jì)方案是利用FPGA芯片實(shí)現(xiàn)GOST加解密設(shè)備W及加解密方法；利 用UART串口進(jìn)行外部明密文數(shù)據(jù)通信和密鑰設(shè)置，從而使數(shù)據(jù)加解密過程具有靈活性、實(shí) 用性、安全性W及處理速度快等特點(diǎn)。
[0006] 本發(fā)明采取的技術(shù)方案是；一種基于FPGA實(shí)現(xiàn)的GOST加解密設(shè)備，其特征在于， 包括電源電路、FPGA芯片、時(shí)鐘電路、片外程序存儲(chǔ)電路、JTAG程序下載調(diào)試電路、EEPR0M 存儲(chǔ)器電路、第一 UART串口電路和第二UART串口電路；所述FPGA芯片分別與片外程序存 儲(chǔ)電路、JTAG程序下載調(diào)試電路、EEPR0M存儲(chǔ)器電路、第一 UART串口電路和第二UART串口 電路雙向連接，時(shí)鐘電路與FPGA芯片連接，第一 UART串口電路和第二UART串口電路分別 與外部設(shè)備雙向連接；FPGA芯片、時(shí)鐘電路、片外程序存儲(chǔ)電路、JTAG程序下載調(diào)試電路、 EEPR0M存儲(chǔ)器電路、第一 UART串口電路和第二UART串口電路分別與電源電路相連接；本 發(fā)明所述的FPGA芯片內(nèi)部包括化L時(shí)鐘管理模塊、自環(huán)檢測模塊、數(shù)據(jù)成峽解峽模塊、UART 串口協(xié)議模塊、數(shù)據(jù)峽結(jié)構(gòu)設(shè)置模塊、GOST加密模塊、GOST解密模塊、EEPR0M芯片控制模塊 W及密鑰和S盒處理模塊；其中數(shù)據(jù)成峽解峽模塊分別與自環(huán)檢測模塊、UART串口協(xié)議模 塊、GOST加密模塊、GOST解密模塊及數(shù)據(jù)峽結(jié)構(gòu)設(shè)置模塊相連接，UART串口協(xié)議模塊分別 與數(shù)據(jù)峽結(jié)構(gòu)設(shè)置模塊及密鑰和S盒處理模塊相連接，密鑰和S盒處理模塊分別與EEPR0M 芯片控制模塊及GOST加密模塊相連接，EEPR0M芯片控制模塊與數(shù)據(jù)峽結(jié)構(gòu)設(shè)置模塊相連 接，GOST加密模塊與GOST解密模塊相連接。
[0007] 本發(fā)明所述的一種基于FPGA實(shí)現(xiàn)的GOST加解密方法，其特征在于，采用GOST加 解密算法實(shí)現(xiàn)數(shù)據(jù)的加解密，其步驟如下： (A) .具有特定數(shù)據(jù)峽結(jié)構(gòu)的明文信息通過第一 UART串口由外部設(shè)備發(fā)送給GOST加 解密模塊； (B) . FPGA芯片通過UART串口協(xié)議模塊，將接收到的明文數(shù)據(jù)提取有效信息，并重新進(jìn) 行64比特分組； (C) .對(duì)每一包64比特分組數(shù)據(jù)進(jìn)行GOST加密過程，形成的密文重新組合成峽后通過 第一 UART串口發(fā)回給外部設(shè)備； (D) . GOST加解密模塊通過第一 UART串口接收外部設(shè)備發(fā)來的密文，F(xiàn)PGA通過GOST解 密模塊將密文轉(zhuǎn)換成明文，并通過第一 UART串口發(fā)回給外部設(shè)備； (E) .通過第二UART串口，按照約定好的數(shù)據(jù)格式進(jìn)行加解密設(shè)備的密鑰和S盒的設(shè) 置和讀取，W及對(duì)特定的數(shù)據(jù)峽結(jié)構(gòu)進(jìn)行設(shè)置。
[0008] 本發(fā)明的優(yōu)點(diǎn)及有益效果是；利用該GOST加解密方法解決通信信息高速加解密 過程，不破壞原系統(tǒng)的數(shù)據(jù)結(jié)構(gòu)，本設(shè)備可根據(jù)要求靈活更改數(shù)據(jù)峽結(jié)構(gòu)，W適應(yīng)不同的通 信系統(tǒng)。GOST加解密算法屬于分組算法，使用Verilog語言對(duì)GOST算法過程進(jìn)行描述，實(shí) 現(xiàn)過程僅使用邏輯運(yùn)算，算法實(shí)現(xiàn)結(jié)構(gòu)簡單；通過FPGA實(shí)現(xiàn)GOST加解密方法具有速度快、 使用廣、保密性強(qiáng)等優(yōu)點(diǎn)。GOST算法實(shí)現(xiàn)過程中使用有限狀態(tài)機(jī)編程，密鑰和S盒可通過外 部設(shè)備進(jìn)行更改，并保存至片外非易失存儲(chǔ)器中，該設(shè)計(jì)可作為一個(gè)獨(dú)立的加解密設(shè)備使 用。

【專利附圖】

【附圖說明】
[0009] 圖1為本發(fā)明實(shí)現(xiàn)GOST加解密設(shè)備的使用環(huán)境框圖； 圖2為本發(fā)明實(shí)現(xiàn)GOST加解密設(shè)備整體功能框圖； 圖3為FPGA內(nèi)部功能框圖； 圖4為本發(fā)明實(shí)現(xiàn)GOST加解密設(shè)備的自環(huán)檢測框圖； 圖5為本發(fā)明實(shí)現(xiàn)GOST加解密設(shè)備的自環(huán)檢測程序流程圖； 圖6為本發(fā)明GOST算法框圖； 圖7為圖6的程序流程圖。

【具體實(shí)施方式】
[0010] W下結(jié)合附圖和實(shí)施例對(duì)本發(fā)明作進(jìn)一步說明： 參照?qǐng)D1，基于FPGA實(shí)現(xiàn)的GOST加解密方法用于有線或無線通信設(shè)備中，在某通信設(shè) 備的發(fā)送過程下，先進(jìn)行信源編碼，然后將信源編碼后的數(shù)字信息進(jìn)行成峽處理，成峽后的 數(shù)據(jù)通過UART串口發(fā)送給加解密設(shè)備進(jìn)行解峽、加密、成峽等過程，保證數(shù)據(jù)峽結(jié)構(gòu)和數(shù) 據(jù)比特?cái)?shù)不被改變，帶有原峽結(jié)構(gòu)的密文通過UART串口發(fā)送給通信設(shè)備的信道編碼模塊， 最后將數(shù)據(jù)調(diào)制發(fā)送出去。通信設(shè)備的接收過程是發(fā)送的逆過程。該里加解密方法最為一 個(gè)獨(dú)立的工作單元，可W較為靈活的應(yīng)用于相關(guān)通信設(shè)備中。
[0011] 參照?qǐng)D2,本發(fā)明的GOST加解密設(shè)備包括電源電路、FPGA芯片、時(shí)鐘電路、片外程 序存儲(chǔ)電路、JTAG程序下載調(diào)試電路、EEPR0M存儲(chǔ)器電路、第一 UART串口電路和第二UART 串口電路；所述FPGA芯片分別與片外程序存儲(chǔ)電路、JTAG程序下載調(diào)試電路、EEPR0M存儲(chǔ) 器電路、第一 UART串口電路和第二UART串口電路雙向連接，時(shí)鐘電路與FPGA芯片連接，第 一 UART串口電路和第二UART串口電路分別與外部設(shè)備雙向連接；FPGA芯片、時(shí)鐘電路、 片外程序存儲(chǔ)電路、JTAG程序下載調(diào)試電路、EEPROM存儲(chǔ)器電路、第一 UART串口電路和第 二UART串口電路分別與電源電路相連接。
[001引圖中FPGA芯片是整個(gè)電路的粉。。時(shí)鐘電路為FPGA芯片提供工作時(shí)鐘；電源電 路為整個(gè)系統(tǒng)提供所需的電源JTAG程序下載調(diào)試電路用于對(duì)FPGA芯片進(jìn)行調(diào)試和程序 下載；由于FPGA芯片是基于SRAM工藝的，掉電后程序就會(huì)消失，所W需要加入一片外程序 存儲(chǔ)電路用于永久的保存FPGA芯片的程序；EEPROM存儲(chǔ)器電路用于存儲(chǔ)加解密算法的密 鑰和S盒，每次設(shè)備上電后，F(xiàn)PGA芯片先將存儲(chǔ)在邸PROM中的密鑰和S盒讀取到FPGA芯 片內(nèi)部用于加解密運(yùn)算，對(duì)于密鑰和S盒用戶可W自行設(shè)置，只需通過另一路UART串口向 加解密設(shè)備發(fā)送約定好的數(shù)據(jù)格式，加解密設(shè)備根據(jù)特定的數(shù)據(jù)格式提取出密鑰和S盒， 用戶也可W從該串口讀出先前使用的密鑰和S盒；UART串口電路用于實(shí)現(xiàn)標(biāo)準(zhǔn)的串口電氣 信號(hào)。
[001引參照?qǐng)D3,本發(fā)明所述的FPGA芯片內(nèi)部包括化L時(shí)鐘管理模塊、自環(huán)檢測模塊、數(shù) 據(jù)成峽解峽模塊、UART串口協(xié)議模塊、數(shù)據(jù)峽結(jié)構(gòu)設(shè)置模塊、GOST加密模塊、GOST解密模 塊、EEPROM芯片控制模塊W及密鑰和S盒處理模塊；其中數(shù)據(jù)成峽解峽模塊分別與自環(huán)檢 測模塊、UART串口協(xié)議模塊、GOST加密模塊、GOST解密模塊及數(shù)據(jù)峽結(jié)構(gòu)設(shè)置模塊相連接， UART串口協(xié)議模塊分別與數(shù)據(jù)峽結(jié)構(gòu)設(shè)置模塊及密鑰和S盒處理模塊相連接，密鑰和S盒 處理模塊分別與邸PROM芯片控制模塊及GOST加密模塊相連接，EEPROM芯片控制模塊與數(shù) 據(jù)峽結(jié)構(gòu)設(shè)置模塊相連接，GOST加密模塊與GOST解密模塊相連接。
[0014] 本發(fā)明實(shí)現(xiàn)GOST加解密設(shè)備的FPGA芯片是該設(shè)備的核也單元，其主要實(shí)現(xiàn)UART 串口通信協(xié)議、GOST加解密算法、自環(huán)檢測等。化L時(shí)鐘管理模塊使用FPGA芯片IP核設(shè) 計(jì)，具有倍頻、分頻、調(diào)相等功能，可W根據(jù)需要得到系統(tǒng)所需的工作頻率，設(shè)備可根據(jù)通信 系統(tǒng)的實(shí)際技術(shù)要求更改自身的工作頻率W適應(yīng)需要；UART串口協(xié)議模塊用于實(shí)現(xiàn)UART 串口通信，由于FPGA芯片本身不帶有UART串口硬件，所W需要編寫該模塊的功能代碼；數(shù) 據(jù)成峽解峽模塊用于將通過串口接收到的帶有峽格式的明文解峽，W提取出有效的待加密 數(shù)據(jù)，并將明文W 64比特為一組進(jìn)行重新分組，W便進(jìn)行下一步的加密運(yùn)算，并將加密后 的數(shù)據(jù)按照之前的峽格式重新成峽，該樣就不會(huì)影響原通信系統(tǒng)的正常工作；GOST加密模 塊和解密模塊用于實(shí)現(xiàn)GOST加解密算法，輸入64位明文或密文，根據(jù)已設(shè)定好的密鑰和S 盒進(jìn)行加解密運(yùn)算；EEPROM芯片控制模塊用于FPGA對(duì)其進(jìn)行讀寫操作；密鑰和S盒處理模 塊和數(shù)據(jù)峽結(jié)構(gòu)設(shè)置模塊用于設(shè)備上電后FPGA從邸PROM芯片中讀取密鑰、S盒W及數(shù)據(jù) 峽結(jié)構(gòu)等重要信息，并可通過UART串口對(duì)邸PROM芯片內(nèi)容進(jìn)行讀寫操作；自環(huán)檢測模塊用 于實(shí)現(xiàn)設(shè)備自身的環(huán)路檢查，并將檢查結(jié)果(正?；蚬收?通過指示燈顯示。FPGA內(nèi)部功能 模塊的核也是GOST加解密模塊。
[0015] 參照?qǐng)D4,本發(fā)明實(shí)現(xiàn)GOST加解密設(shè)備具有自檢功能，W免由于設(shè)備自身故障影 響整個(gè)通信系統(tǒng)正常工作。自環(huán)檢測模塊包括明文數(shù)據(jù)生成模塊、數(shù)據(jù)比較模塊和結(jié)果輸 出指示模塊，明文數(shù)據(jù)生成模塊和數(shù)據(jù)比較模塊分別與GOST加密模塊及GOST解密模塊相 連接，GOST加密模塊與GOST解密模塊相連接。
[001引參照?qǐng)D5,本發(fā)明實(shí)現(xiàn)的GOST加解密設(shè)備的自環(huán)檢測模塊檢測程序流程是；首先 由明文數(shù)據(jù)生成模塊向GOST加密模塊發(fā)送一組固定內(nèi)容的64位明文，GOST加密模塊將明 文轉(zhuǎn)換成密文后送給GOST解密模塊，數(shù)據(jù)比較模塊將GOST解密模塊輸出的明文和先前發(fā) 送的明文進(jìn)行比對(duì)，若完全一致則輸出自檢正確指示，同時(shí)結(jié)果輸出指示模塊控制設(shè)備上 相應(yīng)的結(jié)果指示燈點(diǎn)亮，若比對(duì)不一致則輸出故障信號(hào)，點(diǎn)亮相應(yīng)的故障指示燈。
[0017] 參照?qǐng)D6, GOST算法框圖給出了 GOST算法每輪迭代的運(yùn)算方法，采取每輪迭代的 運(yùn)算方法，在GOST加解密算法步驟（C)中，加密時(shí)，首先把64比特的一組明文輸入分成左 半部分L和右半部分R，第i輪迭代的子密鑰為町，GOST加密的第i輪運(yùn)算為： Li_Ri-i Ri=Lw 'f 巧…Ki) ---------------(1) (1)式中的'為二進(jìn)制邏輯運(yùn)算異或，f為運(yùn)算函數(shù)，首先，將右半部分R與第i輪的 子密鑰進(jìn)行模232加，得到32位數(shù)據(jù)結(jié)果，分成8個(gè)4位分組，每個(gè)分組被作為不同的S盒 的輸入，在GOST加密中使用了 8個(gè)不同的S盒，第一個(gè)4位進(jìn)入第一個(gè)S盒，第二個(gè)4位進(jìn) 入第二個(gè)S盒，W此類推進(jìn)行置換；例如S盒可能為；7,10, 2,4,15,9,0, 3,6,12, 5,13,1，8， 11，在該種情況下，如果S盒的輸入若為0,則輸出為7 ;若輸入為1，則輸出為10,等等。所 有8個(gè)S盒都不同，該些被認(rèn)為是附加的密鑰。8個(gè)S盒的輸出重組為32位字，然后整個(gè)字 循環(huán)左移11位，最后將移位后的32位結(jié)果與左半部分異或變?yōu)樾碌挠野氩糠郑野氩糠?變?yōu)樾碌淖蟀氩糠?，至此一輪迭代運(yùn)算完成，將此操作重復(fù)進(jìn)行32次后得到加密結(jié)果。
[0018] 參照表1，表1列出了 GOST加密輪數(shù)與子密鑰關(guān)系。子密鑰的產(chǎn)生過程是將256 位密鑰分為8個(gè)32位分組；K1、K2、…、K8。每一輪使用不同子密鑰，解密過程除了密鑰Ki 逆序外與加密過程相同。
[0019] 表1 GOST不同輪中使用的子密鑰

【權(quán)利要求】
1. 一種基于FPGA實(shí)現(xiàn)的GOST加解密設(shè)備，其特征在于，包括電源電路、FPGA芯片、時(shí) 鐘電路、片外程序存儲(chǔ)電路、JTAG程序下載調(diào)試電路、EEPR0M存儲(chǔ)器電路、第一 UART串口 電路和第二UART串口電路；所述FPGA芯片分別與片外程序存儲(chǔ)電路、JTAG程序下載調(diào)試 電路、EEPR0M存儲(chǔ)器電路、第一 UART串口電路和第二UART串口電路雙向連接，時(shí)鐘電路 與FPGA芯片連接，第一 UART串口電路和第二UART串口電路分別與外部設(shè)備雙向連接； FPGA芯片、時(shí)鐘電路、片外程序存儲(chǔ)電路、JTAG程序下載調(diào)試電路、EEPR0M存儲(chǔ)器電路、第 一 UART串口電路和第二UART串口電路分別與電源電路相連接；所述的FPGA芯片內(nèi)部包 括PLL時(shí)鐘管理模塊、自環(huán)檢測模塊、數(shù)據(jù)成幀解幀模塊、UART串□協(xié)議模塊、數(shù)據(jù)幀結(jié)構(gòu) 設(shè)置模塊、GOST加密模塊、GOST解密模塊、EEPR0M芯片控制模塊以及密鑰和S盒處理模塊； 其中數(shù)據(jù)成幀解幀模塊分別與自環(huán)檢測模塊、UART串口協(xié)議模塊、GOST加密模塊、GOST解 密模塊及數(shù)據(jù)幀結(jié)構(gòu)設(shè)置模塊相連接，UART串口協(xié)議模塊分別與數(shù)據(jù)幀結(jié)構(gòu)設(shè)置模塊及密 鑰和S盒處理模塊相連接，密鑰和S盒處理模塊分別與EEPR0M芯片控制模塊及GOST加密 模塊相連接，EEPR0M芯片控制模塊與數(shù)據(jù)幀結(jié)構(gòu)設(shè)置模塊相連接，GOST加密模塊與GOST解 密模塊相連接。
2. 根據(jù)權(quán)利要求1所述的一種基于FPGA實(shí)現(xiàn)的GOST加解密設(shè)備，其特征在于，所述的 自環(huán)檢測模塊包括明文數(shù)據(jù)生成模塊、數(shù)據(jù)比較模塊和結(jié)果輸出指示模塊，明文數(shù)據(jù)生成 模塊和數(shù)據(jù)比較模塊分別與GOST加密模塊及GOST解密模塊相連接，GOST加密模塊與GOST 解密模塊相連接。
3. 根據(jù)權(quán)利要求2所述的一種基于FPGA實(shí)現(xiàn)的GOST加解密設(shè)備，其特征在于，所述的 自環(huán)檢測模塊的檢測程序流程是：首先由明文數(shù)據(jù)生成模塊向GOST加密模塊發(fā)送一組固 定內(nèi)容的64位明文，GOST加密模塊將明文轉(zhuǎn)換成密文后送給GOST解密模塊，數(shù)據(jù)比較模 塊將GOST解密模塊輸出的明文和先前發(fā)送的明文進(jìn)行比對(duì)，若完全一致則輸出自檢正確 指示，同時(shí)結(jié)果輸出指示模塊控制設(shè)備上相應(yīng)的結(jié)果指示燈點(diǎn)亮，若比對(duì)不一致則輸出故 障信號(hào)，點(diǎn)亮相應(yīng)的故障指示燈。
4. 一種采用如權(quán)利要求1所述的基于FPGA實(shí)現(xiàn)的GOST加解密設(shè)備的方法，其特征在 于，采用GOST加解密算法實(shí)現(xiàn)數(shù)據(jù)的加解密，其步驟如下： (A) .具有特定數(shù)據(jù)幀結(jié)構(gòu)的明文信息通過第一 UART串口由外部設(shè)備發(fā)送給GOST加 解密模塊； (B) . FPGA芯片通過UART串口協(xié)議模塊，將接收到的明文數(shù)據(jù)提取有效信息，并重新進(jìn) 行64比特分組； (C) .對(duì)每一包64比特分組數(shù)據(jù)進(jìn)行GOST加密過程，形成的密文重新組合成幀后通過 第一 UART串口發(fā)回給外部設(shè)備； (D) . GOST加解密模塊通過第一 UART串口接收外部設(shè)備發(fā)來的密文，F(xiàn)PGA通過GOST解 密模塊將密文轉(zhuǎn)換成明文，并通過第一 UART串口發(fā)回給外部設(shè)備； (E) .通過第二UART串口，按照約定好的數(shù)據(jù)格式進(jìn)行加解密設(shè)備的密鑰和S盒的設(shè) 置和讀取，以及對(duì)特定的數(shù)據(jù)幀結(jié)構(gòu)進(jìn)行設(shè)置。
5. 根據(jù)權(quán)利要求4所述的一種基于FPGA實(shí)現(xiàn)的GOST加解密方法，其特征在于，采取每 輪迭代的運(yùn)算方法，在所述的步驟（C)中，加密時(shí)，首先把64比特的一組明文輸入分成左半 部分L和右半部分R，第i輪迭代的子密鑰為Kp GOST加密的第i輪運(yùn)算為： L「Rh ---------------(1) (1)式中的'為二進(jìn)制邏輯運(yùn)算異或，f為運(yùn)算函數(shù)，首先，將右半部分R與第i輪的 子密鑰進(jìn)行模232加，得到32位數(shù)據(jù)結(jié)果，分成8個(gè)4位分組，每個(gè)分組被作為不同的S盒 的輸入，在GOST加密中使用了 8個(gè)不同的S盒，第一個(gè)4位進(jìn)入第一個(gè)S盒，第二個(gè)4位進(jìn) 入第二個(gè)S盒，以此類推進(jìn)行置換；8個(gè)S盒的輸出重組為32位字，然后整個(gè)字循環(huán)左移11 位，最后將移位后的32位結(jié)果與左半部分異或變?yōu)樾碌挠野氩糠郑野氩糠肿優(yōu)樾碌淖?半部分，至此一輪迭代運(yùn)算完成，將此操作重復(fù)進(jìn)行32次后得到加密結(jié)果。
【文檔編號(hào)】H04L9/06GK104486069SQ201410807763
【公開日】2015年4月1日 申請(qǐng)日期:2014年12月23日 優(yōu)先權(quán)日:2014年12月23日
【發(fā)明者】常濤, 謝建庭, 苗堯飛, 王克, 張宇, 莫曉婷 申請(qǐng)人:天津光電通信技術(shù)有限公司