位定時(shí)對(duì)稱化的制作方法
【專利摘要】本發(fā)明涉及位定時(shí)對(duì)稱化。一種允許多個(gè)裝置經(jīng)由總線相互通信的總線接口包括位定時(shí)對(duì)稱化部件，所述位定時(shí)對(duì)稱化部件用于使比特流對(duì)稱化。對(duì)于到來(lái)的比特流，位定時(shí)對(duì)稱化部件進(jìn)一步包括輸入延遲濾波器，輸入延遲濾波器用于延遲給定的所接收的比特流的隱性到顯性的沿并在采樣點(diǎn)對(duì)被延遲的輸入信號(hào)進(jìn)行采樣。在一個(gè)實(shí)施例中，仍然可以利用未被延遲的隱性到顯性的沿執(zhí)行位定時(shí)同步。對(duì)于出去的比特流，位定時(shí)對(duì)稱化部件在下一比特時(shí)間的開始之前發(fā)送跟隨在先前發(fā)送的顯性比特之后的隱性比特，并將跟隨在先前發(fā)送的隱性比特之后的顯性比特延遲發(fā)送可配置的時(shí)間量。
【專利說(shuō)明】位定時(shí)對(duì)稱化
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及用于操作電氣或電子系統(tǒng)中的總線系統(tǒng)的方法和系統(tǒng)。更具體地，本發(fā)明涉及用于在總線系統(tǒng)中發(fā)送和接收信號(hào)的方法和系統(tǒng)。
【背景技術(shù)】
[0002]諸如受控局域網(wǎng)(CAN,controlled area network)或局域互連網(wǎng)(LIN, localinterconnect network)總線系統(tǒng)的總線系統(tǒng)通常經(jīng)由諸如單個(gè)雙絞線線纜的網(wǎng)絡(luò)線纜來(lái)連接若干電子模塊或裝置。連接到CAN總線系統(tǒng)的裝置通常是致動(dòng)器、傳感器或控制裝置，也稱為節(jié)點(diǎn)。CAN總線系統(tǒng)通過(guò)發(fā)送和接收消息使得這些節(jié)點(diǎn)能夠在不使用主計(jì)算機(jī)的情況下進(jìn)行通信。消息主要包括指明消息的優(yōu)先級(jí)的標(biāo)識(shí)符(ID)以及多達(dá)8字節(jié)的數(shù)據(jù)。消息被串行地發(fā)送到總線上。
[0003]每個(gè)節(jié)點(diǎn)通常包括主處理器、CAN控制器和收發(fā)器。主處理器確定要發(fā)送哪些消息并譯解收到的消息。傳感器、致動(dòng)器和控制裝置可被連接到主處理器。CAN控制器存儲(chǔ)從主處理器收到的所發(fā)送的消息并存儲(chǔ)從總線串行地收到的接收比特，直到整個(gè)消息可用。然后，通常在CAN控制器已觸發(fā)中斷后由主處理器獲取收到的消息。每個(gè)節(jié)點(diǎn)還包括用于在CAN控制器和系統(tǒng)總線之間接收和發(fā)送消息的收發(fā)器。收發(fā)器將來(lái)自總線的信號(hào)電平適配為CAN控制器期望的電平，并且收發(fā)器還包括用于保護(hù)CAN控制器的保護(hù)電路。收發(fā)器還將從CAN控制器接收的發(fā)送比特信號(hào)轉(zhuǎn)換成發(fā)送到總線上的信號(hào)。
[0004]在CAN總線上，通過(guò)用低阻抗驅(qū)動(dòng)器來(lái)驅(qū)動(dòng)CAN總線線路來(lái)產(chǎn)生總線上的顯性(邏輯0)值。通過(guò)釋放允許CAN節(jié)點(diǎn)上拉電阻將CAN總線線路拉到邏輯I電平的總線線路來(lái)發(fā)送隱性(邏輯I)電平。這發(fā)生在所有的CAN節(jié)點(diǎn)都釋放總線(即發(fā)送隱性電平)時(shí)。
[0005]在常規(guī)CAN總線系統(tǒng)中，CAN總線的上拉電阻相較于任意CAN節(jié)點(diǎn)的顯性驅(qū)動(dòng)器具有較高的阻抗，并且作為結(jié)果，從顯性電平到隱性電平(O到I)的總線過(guò)渡比從隱性電平到顯性電平(I到0)的過(guò)渡要慢得多。因此，當(dāng)包括010的序列出現(xiàn)在CAN總線上時(shí)，I時(shí)段的持續(xù)時(shí)間被大大縮短，因?yàn)閺腛到I的開頭過(guò)渡被延遲、而從I到O的結(jié)尾過(guò)渡未被延遲。
[0006]常規(guī)系統(tǒng)已經(jīng)通過(guò)將接收器采樣當(dāng)前接收的比特值的時(shí)間點(diǎn)(也稱為采樣點(diǎn))朝向比特時(shí)間的末尾移動(dòng)以便捕捉被延遲的隱性值而處理了這個(gè)問(wèn)題。遺憾的是，延遲的采樣點(diǎn)為下一比特(其可能是顯性的并且因此不被延遲)提供更小的時(shí)間盈余，這繼而縮小同步盈余?？s小的盈余通過(guò)限制CAN波特率、降低CAN節(jié)點(diǎn)的振蕩器耐受性、以及/或者增大CAN驅(qū)動(dòng)器的速度的需要而干擾CAN總線系統(tǒng)的高性能或者系統(tǒng)的EMC。
[0007]因此，存在對(duì)用于操作總線系統(tǒng)的系統(tǒng)和方法的需要，所述總線系統(tǒng)增大比特率并提高性能，提高CAN節(jié)點(diǎn)的振蕩器耐受性以及/或者使得CAN驅(qū)動(dòng)器/上拉慢下來(lái)以得到改善的EMC性能。

【發(fā)明內(nèi)容】
[0008]根據(jù)本發(fā)明的一個(gè)方面，提供一種用于將裝置耦合到總線以及用于從總線接收比特流和向總線發(fā)送比特流的總線系統(tǒng)，所述總線系統(tǒng)包括用于使比特流對(duì)稱的位定時(shí)對(duì)稱化部件。在一個(gè)實(shí)施例中，所述位定時(shí)對(duì)稱化部件還包括被配置為延遲給定的所接收的比特流的隱性到顯性的沿的輸入延遲濾波器。所述系統(tǒng)可被集成在總線控制器的位定時(shí)邏輯內(nèi)，并且可以利用可配置的顯性值和隱性值。在另一實(shí)施例中，位定時(shí)對(duì)稱化部件提供在下一比特時(shí)間的開始之前被發(fā)送的、跟隨在先前發(fā)送的顯性比特之后的隱性比特，并且/或者提供被延遲可配置的時(shí)間量的、跟隨在先前發(fā)送的隱性比特之后的顯性比特。
[0009]根據(jù)本發(fā)明的其它方面，一種用于使比特流的位定時(shí)對(duì)稱化的方法包括:從總線接收比特流，以及延遲所接收的比特流的隱性到顯性的沿。該方法還包括在下一比特時(shí)間的開始之前發(fā)送跟隨在先前發(fā)送的顯性比特之后的隱性比特，并將跟隨在先前發(fā)送的隱性比特之后的顯性比特延遲可配置的時(shí)間量而發(fā)送。
[0010]本發(fā)明的其它特征、方面和優(yōu)點(diǎn)將由于下面參考附圖而做出的對(duì)本發(fā)明的詳細(xì)說(shuō)明而變得明顯。
【專利附圖】

【附圖說(shuō)明】
[0011]附圖被包含以提供對(duì)本發(fā)明的進(jìn)一步的理解，并且，附圖被合并在本說(shuō)明書中并構(gòu)成本說(shuō)明書的一部分。這些圖示出本發(fā)明的實(shí)施例并且與說(shuō)明書一起用于解釋本發(fā)明的原理。本發(fā)明的其它實(shí)施例和本發(fā)明的許多預(yù)期的優(yōu)點(diǎn)將易于理解，因?yàn)橥ㄟ^(guò)參考下面的詳細(xì)說(shuō)明它們變得更好理解。
[0012]圖1示出根據(jù)本公開的一個(gè)實(shí)施例的總線系統(tǒng)的一部分以及經(jīng)由總線系統(tǒng)相互通信的多個(gè)系統(tǒng)模塊的示例示意圖。
[0013]圖2示出根據(jù)本公開的一個(gè)實(shí)施例的總線節(jié)點(diǎn)200的一部分的示例示意圖。
[0014]圖3示出根據(jù)本公開的一個(gè)實(shí)施例的總線控制器220的示例框圖。
[0015]圖4示出根據(jù)本公開的一個(gè)實(shí)施例的用于經(jīng)由總線系統(tǒng)接收和發(fā)送信號(hào)的示例方法的流程圖。
【具體實(shí)施方式】
[0016]在下面的詳細(xì)說(shuō)明中，對(duì)附圖進(jìn)行參考，附圖形成說(shuō)明的一部分并且在附圖中以例證的方式示出在其中可以實(shí)踐本發(fā)明的特定實(shí)施例。應(yīng)當(dāng)理解的是，可以利用其它實(shí)施例并且可以進(jìn)行結(jié)構(gòu)上的或其它改變，而不偏離本發(fā)明的范圍。因此，并非在限制性的意義上進(jìn)行以下詳細(xì)說(shuō)明，并且本發(fā)明的范圍由所附的權(quán)利要求來(lái)限定。
[0017]圖1示出根據(jù)本發(fā)明的總線系統(tǒng)100的一部分的示例示意圖。系統(tǒng)模塊120、130、140和150被耦合到總線110并且經(jīng)由總線110相互通信。系統(tǒng)模塊120、130、140和150可以是任意類型的電子模塊或裝置，諸如傳感器、致動(dòng)器和其它控制裝置(在下文中稱為“節(jié)點(diǎn)”)。以下說(shuō)明為了例證的目的將會(huì)聚焦于受控局域網(wǎng)系統(tǒng)(CAN)總線系統(tǒng)，但本領(lǐng)域技術(shù)人員將認(rèn)識(shí)到，本公開的總線系統(tǒng)100并不限于任何特定的總線系統(tǒng)，而是可以包括多個(gè)其它合適的總線系統(tǒng)中任意總線系統(tǒng)，諸如局域互連網(wǎng)(LIN)總線系統(tǒng)，其能夠?qū)崿F(xiàn)在節(jié)點(diǎn)120、130、140和150之間的通信。
[0018]總線系統(tǒng)100可以包括數(shù)據(jù)總線、以及/或者地址總線、以及/或者控制總線，數(shù)據(jù)總線包括用于傳輸實(shí)際有用的數(shù)據(jù)的一個(gè)或多個(gè)數(shù)據(jù)線，地址總線包括用于地址數(shù)據(jù)的傳輸?shù)囊粋€(gè)或多個(gè)地址線，控制總線包括用于控制數(shù)據(jù)的傳輸?shù)囊粋€(gè)或多個(gè)控制線。在本公開的一個(gè)實(shí)施例中，總線系統(tǒng)100包括單個(gè)傳輸線110，所述多個(gè)系統(tǒng)節(jié)點(diǎn)120、130、140和150被耦合到該單個(gè)傳輸線110，并且，有用的、地址和/或控制數(shù)據(jù)經(jīng)由該單個(gè)傳輸線110被傳送。
[0019]在本公開的一個(gè)實(shí)施例中，系統(tǒng)節(jié)點(diǎn)120、130、140和150中的一個(gè)或多個(gè)可以包括機(jī)電一體化電機(jī)系統(tǒng)，一個(gè)或多個(gè)電機(jī)以及它們的相應(yīng)電子部件被容納在該機(jī)電一體化電機(jī)系統(tǒng)中。例如，系統(tǒng)模塊可以包括總線收發(fā)器，和/或相應(yīng)的電壓調(diào)節(jié)裝置，和/或相應(yīng)的致動(dòng)器控制裝置，和/或相應(yīng)的傳感器接口，和/或相應(yīng)的存儲(chǔ)裝置，和/或相應(yīng)的微控制器和/或微處理器系統(tǒng)，等等。
[0020]根據(jù)本公開的一個(gè)實(shí)施例，總線系統(tǒng)100有利地改進(jìn)總線節(jié)點(diǎn)的信號(hào)接收能力，并且/或者修改傳輸總線信號(hào)。更具體地，本公開向接收比特采樣路徑提供對(duì)稱性數(shù)字延遲，并且在傳輸之前實(shí)現(xiàn)對(duì)總線信號(hào)的整形，如下面將要更詳細(xì)地描述的。該位定時(shí)對(duì)稱化有利地增大總線系統(tǒng)的最大波特率或者提高系統(tǒng)針對(duì)相同波特率的穩(wěn)定性，從而導(dǎo)致整體系統(tǒng)的更高的性能。本公開還提高系統(tǒng)模塊或總線節(jié)點(diǎn)的振蕩器耐受性，從而改進(jìn)成本和系統(tǒng)性能。
[0021]圖2示出根據(jù)本發(fā)明的用于將裝置連接到總線系統(tǒng)100的總線節(jié)點(diǎn)200的示例示意圖。總線節(jié)點(diǎn)200包括收發(fā)器210、總線控制器220和微控制器230?？偩€控制器220將微控制器230耦合到總線110。如圖2中所示，在一個(gè)實(shí)施例中總線控制器220構(gòu)成微控制器230的部件，但本領(lǐng)域技術(shù)人員將認(rèn)識(shí)到，總線控制器也可以被形成在專用芯片上。
[0022]微控制器230還包括經(jīng)由內(nèi)部總線240相互耦合的多個(gè)其它部件250、260和270。部件250、260和270可以包含一個(gè)或多個(gè)CPU、一個(gè)或多個(gè)存儲(chǔ)器和各種外圍單元，諸如A/D轉(zhuǎn)換器、D/A轉(zhuǎn)換器、DMA控制器、定時(shí)器和/或USB接口。本領(lǐng)域技術(shù)人員將認(rèn)識(shí)到，部件的數(shù)目并不限于所示出的三個(gè)部件，而是可以包括微控制器230所需的任意數(shù)目的部件。
[0023]收發(fā)器210將由微控制器230經(jīng)由總線控制器220所接收的數(shù)據(jù)輸出到總線110上，并且將從總線Iio接收的數(shù)據(jù)經(jīng)由總線控制器220轉(zhuǎn)發(fā)給微控制器230。收發(fā)器210還用于電平轉(zhuǎn)換。換而言之，收發(fā)器210將由微控制器230輸出的信號(hào)轉(zhuǎn)換成合適的電平和信號(hào)以便經(jīng)由總線110傳輸，并且將經(jīng)由總線110接收的信號(hào)轉(zhuǎn)換成微控制器230所需的合適的電平。因此，當(dāng)微控制器230的部件想要將數(shù)據(jù)傳輸?shù)今詈现量偩€系統(tǒng)100的另一節(jié)點(diǎn)時(shí)，微控制器230經(jīng)由微控制器中的內(nèi)部總線240將數(shù)據(jù)傳送到總線控制器220?？偩€控制器220將數(shù)據(jù)轉(zhuǎn)換成規(guī)定的格式，諸如“幀”，并且經(jīng)由收發(fā)器210將幀輸出到總線110上。相似地，總線控制器220經(jīng)由收發(fā)器210接收來(lái)自總線110的幀，檢查幀中的數(shù)據(jù)是否是打算用于微控制器230的，并且如果必要，將從幀中提取出的數(shù)據(jù)轉(zhuǎn)發(fā)給微控制器230內(nèi)的合適部件。節(jié)點(diǎn)200以相同的比特率或者以相同的位定時(shí)將數(shù)據(jù)輸出到總線110上。因此，在一個(gè)實(shí)施例中總線控制器220可以使用預(yù)配置的位定時(shí)和延遲值，或者可以對(duì)總線110采取合適的措施，并且，連接到總線的節(jié)點(diǎn)、或者更具體地說(shuō)是總線控制器220需要被配置以將系統(tǒng)的比特率考慮進(jìn)去。
[0024]根據(jù)本公開的一個(gè)實(shí)施例，節(jié)點(diǎn)200的信號(hào)接收和發(fā)送能力通過(guò)位定時(shí)對(duì)稱化而得以大大提高。更具體地，本公開向接收比特采樣路徑提供對(duì)稱的數(shù)字延遲，并在傳輸前實(shí)現(xiàn)對(duì)總線信號(hào)的整形。這有利地增大總線系統(tǒng)的波特率或提高系統(tǒng)針對(duì)相同波特率的穩(wěn)定性，由此導(dǎo)致整體系統(tǒng)的更高的性能。本公開還提高系統(tǒng)模塊或總線節(jié)點(diǎn)的振蕩器耐受性，由此改進(jìn)成本和系統(tǒng)性能。
[0025]圖3示出根據(jù)本公開的一個(gè)實(shí)施例的總線控制器220和收發(fā)器210的示例框圖。總線控制器220包括比特流處理器310、位定時(shí)邏輯320、位定時(shí)對(duì)稱化部件330和與CAN協(xié)議引擎相關(guān)聯(lián)的各種其它部件340、350和360。雖然下面的說(shuō)明為了例證的目的而聚焦于CAN總線系統(tǒng)，但是本領(lǐng)域技術(shù)人員將認(rèn)識(shí)到，本公開的總線控制器220并不限于任何特定的總線系統(tǒng)，而是可以包括多個(gè)其它合適的總線系統(tǒng)中的任意總線系統(tǒng)，諸如局域互連網(wǎng)(LIN)總線系統(tǒng)，其實(shí)現(xiàn)節(jié)點(diǎn)之間的通信。
[0026]比特流處理器310確保所接收的或所發(fā)送的比特流遵從總線協(xié)議，在本實(shí)例中所述總線協(xié)議是CAN協(xié)議。位定時(shí)邏輯320對(duì)于經(jīng)由總線發(fā)送的比特流產(chǎn)生同步并確保經(jīng)由總線的比特流的接收和發(fā)送。位定時(shí)對(duì)稱化部件330作用于所接收的輸入信號(hào)和/或所發(fā)送的信號(hào)，以改進(jìn)比特流的對(duì)稱性，如下面更詳細(xì)地所述的。各種其它部件340、350和360可以包括但不限于用于定義時(shí)間量子(Time Quanta)的預(yù)標(biāo)量(Pre-scalar)部件、幀計(jì)數(shù)器和對(duì)于本領(lǐng)域技術(shù)人員來(lái)說(shuō)將是已知的其它部件。
[0027]在本公開的一個(gè)實(shí)施例中，位定時(shí)對(duì)稱化部件330包括用于對(duì)來(lái)自總線的所接收的輸入信號(hào)進(jìn)行延遲的附加濾波器。雖然位定時(shí)對(duì)稱化部件330在本文中被描述為與位定時(shí)邏輯320是分離的，但其也可以被組合和集成到位定時(shí)邏輯電路320中。位定時(shí)對(duì)稱化部件330的附加濾波器捕獲初始CAN接收輸入(rxd_i)的值并針對(duì)所有的下降沿延遲該值。然后在采樣點(diǎn)采樣該被延遲的值，而不是現(xiàn)有技術(shù)的初始rxd_i值。位定時(shí)對(duì)稱化在初始rxd_i的情況下、即在隱性到顯性的沿不被延遲的情況下仍然可被執(zhí)行。因此，本公開利用額外的濾波器延遲所 有的隱性到顯性的沿(即I到O的過(guò)渡)，以用于比特采樣。根據(jù)一個(gè)實(shí)施例，所有顯性到隱性的沿(即O到I的過(guò)渡)的定時(shí)保持原樣且不被本公開主動(dòng)延遲。
[0028]因此，本公開有利地使總線脈沖序列對(duì)稱化并增大隱性比特的有效時(shí)間，因此增大了同步盈余。另外，還可以將采樣點(diǎn)進(jìn)一步向比特的結(jié)尾移動(dòng)，因?yàn)橄乱伙@性邊沿被濾波器延遲。通常在顯性邊沿上被完成的比特同步仍然可以使用初始接收輸入(rxd_i)來(lái)完成。
[0029]更具體地，根據(jù)本公開的一個(gè)實(shí)施例，位定時(shí)對(duì)稱化部件330的輸入延遲濾波器在采樣點(diǎn)處生成初始CAN接收輸入信號(hào)(rxd_i)的延遲版本:
rxd_delayed:= delay(rxd_i)
在本公開的一個(gè)實(shí)施例中，采樣的值可以是初始接收輸入信號(hào)(rxd_i)和延遲版本(rxd_delayed)的邏輯或(0R)，因?yàn)楸竟_僅僅延遲下降沿(即I到O的過(guò)渡)。
[0030]rxd_sampled:= rxd_delayed or rxd_i @ t_samplepoint
在一個(gè)實(shí)施例中，輸入延遲濾波器利用針對(duì)上升沿的較小延遲來(lái)實(shí)現(xiàn)不對(duì)稱延遲，以確保較短的隱性比特不會(huì)被濾波器抑制。輸入延遲濾波器可以包括計(jì)數(shù)器濾波器(filter_count)、可配置顯性極限值(dominant_limit)和可配置隱性極限值(recessive_limit),并且可以根據(jù)以下規(guī)則來(lái)運(yùn)行，所述規(guī)則可以每時(shí)間量子或者任何其它指定的時(shí)間基礎(chǔ)被應(yīng)用一次。
[0031]selected_limit:= dominant_limit when rxd_filtered = I else recessive_limitfilter_counter:= filter_count + I when rxd_i /= rxd_filteredfilter counter:= filter count -1 when rxd_i = rxd_filtered (僅針對(duì)濾波器計(jì)數(shù)大于零時(shí)的情況)
rxd_filtered:= rxd_i when filter_count = selected limitfilter_count:= 0 when filter_count = selected limit因此，本公開有利地提高CAN振蕩器耐受性以及/或者增大CAN波特率。而且，本公開不延遲由比特流處理器進(jìn)行的比特處理或者對(duì)CAN節(jié)點(diǎn)的響應(yīng)定時(shí)，并且CAN比特流定時(shí)保持不變，因?yàn)閷?duì)于實(shí)施該特征的那些節(jié)點(diǎn)來(lái)說(shuō)只有正確地讀取比特流的能力被改進(jìn)。雖然在不改變CAN協(xié)議的情況下使用本公開在技術(shù)上來(lái)說(shuō)是可能的，但是如上所述，一個(gè)實(shí)施例增強(qiáng)了 CAN協(xié)議規(guī)范。另外，輸入延遲濾波器可以獨(dú)立于位定時(shí)設(shè)置而被配置，其增大用于采樣值的時(shí)間盈余。因此，可以將采樣點(diǎn)進(jìn)一步朝向比特時(shí)間的結(jié)尾移動(dòng)。最后，輸入延遲濾波器可以選擇性地被旁路以恢復(fù)初始比特采樣，從而排除在實(shí)施本發(fā)明時(shí)位定時(shí)的任何風(fēng)險(xiǎn)。本領(lǐng)域技術(shù)人員也將認(rèn)識(shí)到，將采樣點(diǎn)移動(dòng)超過(guò)比特時(shí)間是不可能的，因?yàn)椴蓸拥闹禌Q定在下一比特的開始被放在CAN總線上的下一傳輸電平。
[0032]如上面提到的，本公開不限于任何特定的總線系統(tǒng)，而是可以用于任何合適的總線系統(tǒng)。例如，對(duì)于LIN總線系統(tǒng)，本公開可以在開始比特的定時(shí)(其提供同步)保持不變的情況下被實(shí)施，而用于比特值采樣的接收值被濾波器模式化。本公開在LIN總線系統(tǒng)中的實(shí)施例可以延遲整個(gè)幀的接收，因?yàn)?由于CAN無(wú)損仲裁和CAN應(yīng)答比特，不存在立即的響應(yīng)。因此，LIN節(jié)點(diǎn)可以僅僅實(shí)施不對(duì)稱接收輸入濾波器作為前端接收線路濾波器，以將毛刺濾波器的一般任務(wù)與比特流對(duì)稱化相結(jié)合。
[0033]在本公開的另一實(shí)施例中，位定時(shí)對(duì)稱化部件330使發(fā)送的比特流對(duì)稱化。這通過(guò)或者較早地發(fā)送隱性比特(即在前一比特是顯性時(shí)顯性到隱性的過(guò)渡)或者通過(guò)較晚地發(fā)送顯性比特(即在前 一比特是隱性時(shí)隱性到顯性的過(guò)渡)來(lái)完成。因此，本公開針對(duì)上升沿和下降沿以及O比特和I比特的持續(xù)時(shí)間改進(jìn)CAN比特流的對(duì)稱性，從而改進(jìn)CAN節(jié)點(diǎn)執(zhí)行正確的比特采樣的能力。
[0034]更具體地，當(dāng)要發(fā)送的下一比特值是I (隱性)時(shí)，本公開的一個(gè)實(shí)施例在下一比特時(shí)間的開始之前、而不是在該新比特時(shí)間的開始時(shí)發(fā)送該隱性電平。在一個(gè)實(shí)施例中，本公開實(shí)施具有可配置的極限值的時(shí)間計(jì)數(shù)器，其以采樣點(diǎn)作為開始并且在計(jì)數(shù)器到達(dá)其極限值時(shí)定義隱性比特的發(fā)送點(diǎn)。采樣點(diǎn)理論上是發(fā)送隱性比特的最早時(shí)間點(diǎn)，因?yàn)樾枰蓸又?以及比特流處理器的當(dāng)前狀態(tài))以便確定下一比特是顯性的還是隱性的。本公開的該實(shí)施例可以在所選擇的CAN節(jié)點(diǎn)內(nèi)被實(shí)施，因?yàn)殡[性邊沿不被用于比特同步。
[0035]在本公開的另一實(shí)施例中，CAN總線上的每個(gè)傳輸將每個(gè)顯性邊沿(即顯性比特的傳輸)延遲共同數(shù)目的時(shí)間量子或其它時(shí)間基礎(chǔ)，以便改進(jìn)CAN比特流的對(duì)稱性。時(shí)間量子或其它時(shí)間基礎(chǔ)的共同數(shù)目可由系統(tǒng)設(shè)計(jì)者來(lái)配置。隱性比特的定時(shí)保持不變，因?yàn)殡[性比特已經(jīng)被相對(duì)弱的CAN總線上拉電阻延遲。
[0036]由于顯性邊沿的定時(shí)直接決定同步，因此所有的比特定時(shí)單元需要將該延遲考慮進(jìn)去。在一個(gè)實(shí)施例中，這是通過(guò)在每個(gè)同步事件之后將TSEGl段(采樣點(diǎn)之前的段)縮短相同的量以補(bǔ)償延遲來(lái)完成。這使得所有CAN節(jié)點(diǎn)的位定時(shí)段保持同步，這是CAN仲裁和應(yīng)答比特所需要的。本公開在LIN總線系統(tǒng)中的實(shí)施將不需要該延遲補(bǔ)償并且可以僅針對(duì)所選的LIN節(jié)點(diǎn)被實(shí)施。
[0037]圖4示出根據(jù)本公開的一個(gè)實(shí)施例的用于經(jīng)由總線系統(tǒng)接收和發(fā)送信號(hào)的示例方法的流程圖。為清楚起見，在圖1至3中所述的系統(tǒng)100的背景下說(shuō)明用于接收和發(fā)送信號(hào)的方法400。然而，在替換實(shí)施例中，可以使用其它配置。而且，其它實(shí)施例可以以不同的順序執(zhí)行這里所述的動(dòng)作，以及/或者其它實(shí)施例可以執(zhí)行除這里所述的那些動(dòng)作外的附加動(dòng)作和/或與其不同的動(dòng)作。
[0038]一種用于將裝置耦合至總線的方法包括步驟:在402接收來(lái)自總線的比特流，使該比特流對(duì)稱化并將該比特流發(fā)送給總線。在一個(gè)實(shí)施例中，使來(lái)自總線的比特流對(duì)稱化可以進(jìn)一步包括:在404針對(duì)所有的隱性到顯性的沿(即I到O的過(guò)渡)延遲從比特流接收的輸入信號(hào)，以改進(jìn)比特流的位定時(shí)。在另一實(shí)施例中，在總線控制器的位定時(shí)邏輯部件內(nèi)執(zhí)行對(duì)比特流的對(duì)稱化，并且所接收的被延遲的輸入信號(hào)在位定時(shí)邏輯部件內(nèi)被延遲。
[0039]在又一實(shí)施例中，使比特流對(duì)稱化可以進(jìn)一步包括:在406，在下一比特時(shí)間的開始之前發(fā)送隱性比特，該隱性比特跟隨在先前發(fā)送的顯性比特之后。方法400還可以在408將顯性比特延遲可配置的時(shí)間量而發(fā)送該顯性比特，該顯性比特跟隨在先前發(fā)送的隱性比特之后。
[0040]雖然已經(jīng)在本文中示出并說(shuō)明了具體的實(shí)施例，但本領(lǐng)域普通技術(shù)人員將認(rèn)識(shí)到的是，可以用多種多樣的替換和/或等價(jià)實(shí)施方式來(lái)代替所示出和說(shuō)明的具體的實(shí)施例，而并不脫離本公開的范圍。本申請(qǐng)意圖覆蓋本文中所討論的具體實(shí)施例的任意改編或變體。因此，意圖是，本發(fā)明僅僅受到權(quán)利要求及其等同體的限制。
【權(quán)利要求】
1.一種用于將裝置耦合至總線的總線接口，所述總線允許多個(gè)裝置相互通信，所述總線接口從所述總線接收比特流以及向所述總線發(fā)送比特流，所述總線接口包括: 位定時(shí)對(duì)稱化部件，其被配置為使所述比特流對(duì)稱化。
2.如權(quán)利要求1所述的總線接口，其中所述位定時(shí)對(duì)稱化部件進(jìn)一步包括輸入延遲濾波器，所述輸入延遲濾波器被配置為延遲從所述比特流接收的輸入信號(hào)以改進(jìn)所述比特流的位定時(shí)。
3.如權(quán)利要求2所述的總線接口，其中所述輸入延遲濾波器被配置為延遲給定的所接收的比特流的隱性到顯性的沿。
4.如權(quán)利要求2所述的總線接口，還包括位定時(shí)邏輯部件，其中輸入延遲濾波器被集成在位定時(shí)邏輯部件內(nèi)，以及其中所接收的被延遲的所述輸入信號(hào)在所述位定時(shí)邏輯部件內(nèi)被延遲。
5.如權(quán)利要求2所述的總線接口，其中所述輸入延遲濾波器進(jìn)一步包括可配置的顯性極限值和隱性極限值。
6.如權(quán)利要求1所述的總線接口，其中所述位定時(shí)對(duì)稱化部件被配置為在下一比特時(shí)間的開始之前發(fā)送跟隨在先前發(fā)送的顯性比特之后的隱性比特。
7.如權(quán)利要求1所述的總線接口，其中所述位定時(shí)對(duì)稱化部件被配置為將跟隨在先前發(fā)送的隱性比特之后的顯性比特延遲可配置的時(shí)間量。
8.如權(quán)利要求1所述的總線接口，其中所述總線系統(tǒng)是受控局域網(wǎng)(CAN)總線系統(tǒng)。
9.一種用于從總線接收比特流以及向總線發(fā)送比特流的總線系統(tǒng)，所述總線系統(tǒng)包 括: 位定時(shí)對(duì)稱化部件，其被配置為使所述比特流對(duì)稱化。
10.如權(quán)利要求9所述的總線系統(tǒng)，其中所述位定時(shí)對(duì)稱化部件進(jìn)一步包括輸入延遲濾波器，所述輸入延遲濾波器被配置為延遲從所述比特流接收的輸入信號(hào)，以改進(jìn)所述比特流的位定時(shí)。
11.如權(quán)利要求10所述的總線系統(tǒng)，其中所述輸入延遲濾波器被配置為延遲給定的所接收的比特流的隱性到顯性的沿。
12.如權(quán)利要求10所述的總線系統(tǒng)，還包括位定時(shí)邏輯部件，其中所述輸入延遲濾波器被集成在所述位定時(shí)邏輯部件內(nèi)，以及其中所接收的被延遲的所述輸入信號(hào)在所述位定時(shí)邏輯部件內(nèi)被延遲。
13.如權(quán)利要求10所述的總線系統(tǒng)，其中所述輸入延遲濾波器進(jìn)一步包括可配置的顯性極限值和隱性極限值。
14.如權(quán)利要求9所述的總線系統(tǒng)，其中所述位定時(shí)對(duì)稱化部件被配置為在下一比特時(shí)間的開始之前發(fā)送跟隨在先前發(fā)送的顯性比特之后的隱性比特。
15.如權(quán)利要求9所述的總線系統(tǒng)，其中所述位定時(shí)對(duì)稱化部件被配置為將跟隨在先前發(fā)送的隱性比特之后的顯性比特延遲可配置的時(shí)間量。
16.如權(quán)利要求9所述的總線系統(tǒng)，其中所述總線系統(tǒng)是受控局域網(wǎng)(CAN)總線系統(tǒng)。
17.一種用于從總線接收比特流以及向總線發(fā)送比特流的方法，所述方法包括: 接收來(lái)自所述總線的比特流； 使所述比特流對(duì)稱化；以及向所述總線發(fā)送所述比特流。
18.如權(quán)利要求17所述的方法，還包括延遲從所述比特流接收的輸入信號(hào)以改進(jìn)所述比特流的位定時(shí)。
19.如權(quán)利要求18所述的方法，其中所述輸入延遲是用于給定的所接收的比特流的隱性到顯性的沿。
20.如權(quán)利要求17所述的方法，其中所述比特流的對(duì)稱化是在位定時(shí)邏輯部件內(nèi)執(zhí)行的，并且所接收的被延遲的所述輸入信號(hào)是在所述位定時(shí)邏輯部件內(nèi)被延遲。
21.如權(quán)利要求17所述的方法，其中對(duì)稱化包括在下一比特時(shí)間的開始之前發(fā)送跟隨在先前發(fā)送的顯性比特之后的隱性比特。
22.如權(quán)利要求17所述的方法，其中對(duì)稱化包括將跟隨在先前發(fā)送的隱性比特之后的顯性比特延遲可配置的時(shí)間量。
23.如權(quán)利要求17所述的方法，其中所述總線系統(tǒng)是受控局域網(wǎng)(CAN)總線系統(tǒng)。
24.一種用于將裝置耦合至總線的總線接口，所述總線允許多個(gè)裝置相互通信，所述總線接口從所述總線接收比特流以及向所述總線發(fā)送比特流，所述總線接口包括: 輸入延遲濾波器，其被配置為延遲從所述比特流接收的輸入信號(hào)以改進(jìn)所述比特流的位定時(shí)，其中被延遲的所述輸入信號(hào)在采樣點(diǎn)處被采樣；以及 位定時(shí)同步模塊，其被配置為使所述比特流與初始輸入信號(hào)同步。
25.如權(quán)利要求24所述的總線接口，其中所述輸入延遲濾波器被配置為延遲給定的所接收的比特流的隱性到顯性的沿。·
26.如權(quán)利要求24所述的總線接口，其中所述總線系統(tǒng)是受控局域網(wǎng)(CAN)總線系統(tǒng)。
27.一種用于從總線接收比特流以及向總線發(fā)送比特流的方法，所述方法包括: 接收來(lái)自所述總線的初始輸入信號(hào)； 延遲來(lái)自所述總線的所述初始輸入信號(hào)；以及 對(duì)于被延遲的所述輸入信號(hào)的所有隱性到顯性的沿在采樣點(diǎn)處對(duì)被延遲的所述輸入信號(hào)進(jìn)行采樣，其中位定時(shí)同步是使用所述初始輸入信號(hào)被執(zhí)行的。
28.如權(quán)利要求27所述的方法，其中所述總線系統(tǒng)是受控局域網(wǎng)(CAN)總線系統(tǒng)。
【文檔編號(hào)】H04L12/40GK103856384SQ201310644204
【公開日】2014年6月11日 申請(qǐng)日期:2013年12月5日 優(yōu)先權(quán)日:2012年12月5日
【發(fā)明者】A.福維 申請(qǐng)人:英飛凌科技股份有限公司