一種基于fpga的通信基帶的一體化驗(yàn)證平臺的制作方法
【專利摘要】本發(fā)明公開一種基于FPGA的通信基帶一體化的驗(yàn)證平臺，包括軟件基帶部分和硬件基帶部分，兩者通過以太網(wǎng)的UDP協(xié)議連接。軟件基帶部分是在上位機(jī)中通過相應(yīng)軟件實(shí)現(xiàn)的基帶算法軟件仿真模塊；硬件基帶部分是基于FPGA板搭建基帶硬件模塊，由射頻模塊和基帶處理模塊組成，其中射頻模塊用于無線信號的收發(fā)，基帶處理模塊用于基帶信號數(shù)據(jù)的處理。采用本發(fā)明將軟、硬件驗(yàn)證的優(yōu)勢聯(lián)合起來，可在實(shí)際通信環(huán)境中進(jìn)行軟件仿真，并在軟件界面對硬件驗(yàn)證結(jié)果進(jìn)行實(shí)時直觀顯示，無需等整個基帶系統(tǒng)設(shè)計(jì)全部完成即可對相應(yīng)基帶模塊進(jìn)行單獨(dú)的算法驗(yàn)證和硬件驗(yàn)證，方便設(shè)計(jì)人員及時發(fā)現(xiàn)獨(dú)立模塊中的問題，因此該驗(yàn)證平臺能夠提高基帶的設(shè)計(jì)效率。
【專利說明】—種基于FPGA的通信基帶的一體化驗(yàn)證平臺
[0001]
【技術(shù)領(lǐng)域】
[0002]本發(fā)明涉及通信基帶功能仿真及性能驗(yàn)證【技術(shù)領(lǐng)域】，更具體地，涉及一種基于FPGA的通信基帶的一體化驗(yàn)證平臺。
【背景技術(shù)】
[0003]近年來，隨著無線通信技術(shù)的廣泛應(yīng)用，無線通信芯片設(shè)計(jì)發(fā)展迅速，而通信芯片設(shè)計(jì)中最重要的一環(huán)就是通信基帶的設(shè)計(jì)。設(shè)計(jì)過程中，基帶能否正常工作，是否達(dá)到預(yù)期的功能，則需要相應(yīng)的驗(yàn)證和測試平臺來檢測。目前已有的基帶驗(yàn)證平臺方法主要有兩種，第一種就是利用軟件仿真，通過軟件建模模擬通信系統(tǒng)，進(jìn)行相應(yīng)的基帶算法驗(yàn)證。第二種就是將基帶算法用硬件編程語言寫好后，下載到FPGA板上，在實(shí)際通信環(huán)境下，直接進(jìn)行硬件驗(yàn)證。這兩種方法是目前基帶驗(yàn)證中常用的方式，一般通信基帶設(shè)計(jì)都會用到這兩種方法，首先在前期用高級語言(C，C++，Matlab)進(jìn)行算法的軟件仿真驗(yàn)證，驗(yàn)證通過后，再將高級語言轉(zhuǎn)換成硬件編程語言(Verilog，VHDL)下載在FPGA板上，進(jìn)行實(shí)際通信環(huán)境的檢測。[0004]芯片驗(yàn)證是整個芯片設(shè)計(jì)的關(guān)鍵步驟，關(guān)系到整個芯片設(shè)計(jì)任務(wù)的成敗，這兩種芯片驗(yàn)證方法是目前芯片驗(yàn)證技術(shù)中常用的驗(yàn)證方法。
[0005]上面提到的目前的兩種常用驗(yàn)證方法，第一種利用軟件仿真驗(yàn)證能夠有效的和快捷的驗(yàn)證出基帶算法的正確性。驗(yàn)證步驟首先是使用高級語言(如C++, Matlab)將基帶的各個模塊(如映射與解映射模塊)的算法寫出來，然后將寫出來的模塊利用仿真軟件(如Simulink)進(jìn)行模擬通信環(huán)境下的仿真驗(yàn)證。在仿真時，需要對無線通信環(huán)境進(jìn)行信道建模，模擬出信道噪聲、信道衰落以信道干擾等情況。由于通信環(huán)境是近似模擬出來的，同時對于某些因素如收發(fā)機(jī)兩端載波頻率頻偏是難于模擬的，所以軟件仿真不能完全真實(shí)反應(yīng)出信道的通信情況，導(dǎo)致驗(yàn)證的結(jié)果真實(shí)性不足。
[0006]第二種硬件驗(yàn)證方式，是等基帶所有模塊全部通過上述軟件仿真驗(yàn)證后，再用相應(yīng)的EDA設(shè)計(jì)軟件(如Quartus)將其各個模塊用硬件編程語言(如VHDL、Verilog)描述，然后再將其加載到FPGA開發(fā)板進(jìn)行相應(yīng)的硬件驗(yàn)證。這種基帶驗(yàn)證方式能在實(shí)際的通信環(huán)境下，對設(shè)計(jì)好的整個基帶模塊進(jìn)行驗(yàn)證，但是該驗(yàn)證方式存在驗(yàn)證數(shù)據(jù)顯示不直觀，且靈活性差的缺點(diǎn)。數(shù)據(jù)顯示不直觀，體現(xiàn)在我們需要使用相應(yīng)的測試儀器(如頻譜測試儀、示波器等)來對通信中的數(shù)據(jù)進(jìn)行實(shí)時監(jiān)測，而靈活性差則體現(xiàn)在需要等所有基帶模塊的硬件設(shè)計(jì)都完成后，才能統(tǒng)一對整個基帶系統(tǒng)進(jìn)行硬件驗(yàn)證，而不能對基帶系統(tǒng)中的單一模塊進(jìn)行驗(yàn)證，這樣就會導(dǎo)致當(dāng)基帶通信模塊出現(xiàn)錯誤時，不能快速精確定位到是哪個模塊出現(xiàn)異常。
[0007]上述第一種軟件驗(yàn)證方式不能完全真實(shí)反應(yīng)出實(shí)際通信環(huán)境下的結(jié)果，而第二種硬件驗(yàn)證方式技術(shù)不能讓設(shè)計(jì)工程師及時且直觀的發(fā)現(xiàn)設(shè)計(jì)過程中各個基帶模塊出現(xiàn)的問題，從而導(dǎo)致設(shè)計(jì)效率低下。同時由于這兩種驗(yàn)證方式，一個是在基帶芯片算法前端設(shè)計(jì)時的驗(yàn)證，一個是在基帶芯片設(shè)計(jì)硬件語言設(shè)計(jì)完成后進(jìn)行的驗(yàn)證，這兩種驗(yàn)證方法不能同時結(jié)合起來對基帶模塊的軟件驗(yàn)證結(jié)果和硬件驗(yàn)證結(jié)果進(jìn)行實(shí)時的對比分析。

【發(fā)明內(nèi)容】

[0008]為了解決上述問題，本發(fā)明提出一種通信基帶的一體化驗(yàn)證平臺，實(shí)現(xiàn)同時對基帶模塊進(jìn)行軟件驗(yàn)證和硬件驗(yàn)證，并直觀顯示硬件驗(yàn)證數(shù)據(jù)，利于設(shè)計(jì)人員精確定位出錯位置。
[0009]為了實(shí)現(xiàn)上述目的，本發(fā)明的技術(shù)方案為:
一種基于FPGA的通信基帶的一體化驗(yàn)證平臺，包括軟件基帶處理模塊、硬件基帶處理模塊和射頻模塊，所述軟件基帶處理模塊通過采用UDP傳輸協(xié)議的以太網(wǎng)與硬件基帶處理模塊連接，硬件基帶處理模塊通過AD/DA轉(zhuǎn)換器與射頻模塊連接；
所述硬件基帶處理模塊包括發(fā)送硬件基帶處理單元和接收硬件基帶處理單元，射頻模塊包括射頻發(fā)送單元和射頻接收單元；所述發(fā)送硬件基帶處理單元通過DA轉(zhuǎn)換器與射頻發(fā)送單元連接，接收硬件基帶處理單元通過AD轉(zhuǎn)換器與射頻接收單元連接；
所述發(fā)送硬件基帶處理單元包括微控制器MCU、以太網(wǎng)物理層PHY、以太網(wǎng)控制器MAC，數(shù)據(jù)存儲控制器DSC，發(fā)送FIFO子單元和發(fā)送基帶子單元，以太網(wǎng)物理層PHY的輸出端與以太網(wǎng)控制器MAC的輸入端連接，以太網(wǎng)控制器MAC的輸出端與數(shù)據(jù)存儲控制器DSC的輸入端連接，數(shù)據(jù)存儲控制器DSC的輸出端與發(fā)送FIFO子單元的輸入端連接，發(fā)送FIFO子單元的輸出端與發(fā)送基帶子單元的輸入端連接，發(fā)送基帶子單元的輸出端通過DA轉(zhuǎn)換器與射頻發(fā)送單元連接；微控制器MCU分別與太網(wǎng)控制器MAC，數(shù)據(jù)存儲控制器DSC連接，所述以太網(wǎng)控制器MAC中還設(shè)有廣播包過濾器；
所述接收硬件基帶處理單元包括微控制器MCU、以太網(wǎng)物理層PHY、以太網(wǎng)控制器MAC，數(shù)據(jù)存儲控制器DSC，接收FIFO子單元和接收基帶子單元，以太網(wǎng)物理層PHY的輸入端與以太網(wǎng)控制器MAC的輸出端連接，以太網(wǎng)控制器MAC的輸入端與數(shù)據(jù)存儲控制器DSC的輸出端連接，數(shù)據(jù)存儲控制器DSC的輸入端與接收FIFO子單元的輸出端連接，接收FIFO子單元的輸入端與接收基帶子單元的輸出端連接，接收基帶子單元的輸入端通過DA轉(zhuǎn)換器與射頻發(fā)送單元連接，微控制器MCU分別與太網(wǎng)控制器MAC，數(shù)據(jù)存儲控制器DSC連接。
[0010]本發(fā)明將軟件基帶處理模塊、硬件基帶處理模塊和射頻模塊一體化設(shè)計(jì)，一體化設(shè)計(jì)的過程中會涉及到MCU的數(shù)據(jù)處理效率以及各模塊的端口連接和數(shù)據(jù)傳輸問題。
[0011]為了提高M(jìn)CU的處理效率，使用MAC廣播包過濾器和DSC，針對端口傳輸匹配的問題，使用FIFO緩存器，為了克服軟、硬件基帶處理模塊之間的數(shù)據(jù)傳輸問題，采用以太網(wǎng)連接，以太網(wǎng)是采用具有反饋機(jī)制的UDP傳輸協(xié)議。
[0012]本發(fā)明硬件基帶處理模塊內(nèi)部設(shè)置原理為:
(I)因?yàn)檐浖鶐幚砟K一般是具有百兆以太網(wǎng)的PC端，所以會發(fā)出大量的廣播數(shù)據(jù)，而MCU的處理能力有限，大量的廣播數(shù)據(jù)會占用過多的MCU資源，為了提高M(jìn)CU的效率，減輕MCU的負(fù)荷，所以使用廣播包過濾器在MAC層過濾掉PC端發(fā)送信息中的無用廣播信息，使得MCU只接收有用的點(diǎn)播信息。
[0013](2)在基帶硬件處理模塊使用DSC (Data storage controller數(shù)據(jù)存儲控制)模塊完成FIFO與MAC控制器之間的數(shù)據(jù)傳輸。DSC是一種類似于DMA (直接內(nèi)存存取)的技術(shù)。DMA是計(jì)算機(jī)科學(xué)中的一種內(nèi)存訪問技術(shù)，在不使用DMA時要完成外部設(shè)備IO 口對存儲器的訪問數(shù)據(jù)流必須經(jīng)過CPU，而DMA技術(shù)允許在外部設(shè)備和存儲器之間直接讀寫數(shù)據(jù)，既不通過CPU，也不需要CPU干預(yù)。同樣本發(fā)明中的DSC實(shí)現(xiàn)的是FIFO與MAC之間直接的數(shù)據(jù)直接傳輸，MCU只需負(fù)責(zé)處理數(shù)據(jù)報(bào)的報(bào)頭部分，而大量的數(shù)據(jù)則通過DSC實(shí)現(xiàn)直接傳輸。具體工作方式如下:當(dāng)硬件基帶處理模塊往軟件基帶處理模塊傳輸數(shù)據(jù)時，首先MCU準(zhǔn)備好用于網(wǎng)絡(luò)層傳輸?shù)臄?shù)據(jù)報(bào)報(bào)頭部分，然后MCU允許DSC獲得MAC的訪問權(quán)限，DSC將接收FIFO子單元中的數(shù)據(jù)直接傳輸?shù)組AC中，傳輸數(shù)據(jù)加上報(bào)頭文件打包成數(shù)據(jù)包后通過以太網(wǎng)PHY層和網(wǎng)線將網(wǎng)絡(luò)數(shù)據(jù)包傳輸?shù)杰浖鶐幚砟K；當(dāng)軟件基帶處理模塊向硬件基帶處理模塊發(fā)送數(shù)據(jù)時，首先由MCU處理數(shù)據(jù)包的報(bào)頭部分，然后MCU允許DSC獲得直接接收MAC數(shù)據(jù)的權(quán)限，將數(shù)據(jù)包中的數(shù)據(jù)部分直接通過MAC傳輸?shù)紻SC中，最后再傳輸?shù)桨l(fā)送FIFO子單元中。使用DSC技術(shù)能有效的減輕MCU的工作量，讓DSC直接負(fù)責(zé)大數(shù)據(jù)量的傳輸，使得MCU可以有空余空間去處理其他任務(wù)，因此在大部分時間里，MCU和數(shù)據(jù)輸入輸出都處于并行操作，該技術(shù)的應(yīng)用使整個系統(tǒng)的效率大大提高。
[0014](3)使用了兩個FIFO子單元作為DSC和基帶子單元之間的數(shù)據(jù)緩沖器。其中一個FIFO用于數(shù)據(jù)的發(fā)送,一個FIFO用于數(shù)據(jù)的接收。FIFO (First Input First Output)先入先出隊(duì)列，是一種先進(jìn)先出的數(shù)據(jù)緩存器，與普通存儲器的區(qū)別是沒有外部讀寫地址線，這樣使用起來非常簡單。FIFO有兩個重要的特性:第一可以用于不同時鐘域之間的數(shù)據(jù)傳輸，即在兩個不同的時鐘域間采用FIFO來作為數(shù)據(jù)緩存；第二可以用于不同寬度的數(shù)據(jù)接口之間的數(shù)據(jù)傳輸，即用FIFO來實(shí)現(xiàn)數(shù)據(jù)位寬匹配的目的。本發(fā)明就是充分利用上述FIFO的兩個特性來實(shí)現(xiàn)基帶模塊與DSC模塊之間數(shù)據(jù)傳輸，首先在DSC模塊端，MCU的時鐘頻率是固定的16MHz，而基帶模塊端的時鐘頻率不一定等于16MHz，所以需要使用FIFO來做不同時鐘域的數(shù)據(jù)緩沖；其次本驗(yàn)證平臺連接DSC端的數(shù)據(jù)位寬為8位，而連接數(shù)字基帶模塊接口的數(shù)據(jù)位寬則隨著測試的基帶子模塊的不同而不同，例如BPSK解調(diào)之后的位寬為I位，而高階調(diào)制64QAM解調(diào)之后的位寬為6位，所以就需要FIFO的位寬是可配置的。本發(fā)明利用了 FIFO的這兩個特性使得DSC和基帶模塊之間的數(shù)據(jù)得以有效的傳輸。
[0015](4)使用UDP協(xié)議的進(jìn)行網(wǎng)絡(luò)數(shù)據(jù)傳輸。UDP (User Datagram Protocol)協(xié)議即為用戶數(shù)據(jù)報(bào)協(xié)議，是OSI參考模型中一種無連接的傳輸層協(xié)議，與TCP協(xié)議相比無需與對方建立連接,便可直將數(shù)據(jù)包發(fā)送過去。它主要用于不要求分組順序到達(dá)的傳輸中，分組傳輸順序的檢查與排序由應(yīng)用層完成，提供面向事務(wù)的簡單不可靠信息傳送服務(wù)。UDP協(xié)議基本上是IP協(xié)議與上層協(xié)議的接口，具備傳傳輸機(jī)制簡單和速度快的優(yōu)點(diǎn)。本驗(yàn)證平臺要求數(shù)據(jù)傳輸做到實(shí)時快速傳輸，所以本發(fā)明采用了 UDP協(xié)議，由于UDP是一種無需與對方建立連接的不可靠的傳輸機(jī)制，不能保證發(fā)送的每一個數(shù)據(jù)包都能夠被正常接收，所以在本驗(yàn)證平臺還對UDP傳輸機(jī)制里在程序上增加了一個反饋機(jī)制，即在設(shè)定時間內(nèi)若沒有收到發(fā)送端發(fā)送的數(shù)據(jù)或命令，則接收端反饋一個重發(fā)命令到發(fā)送端，發(fā)送端再對數(shù)據(jù)包重新發(fā)送，從而在保證傳輸速度的前提下，也保證了數(shù)據(jù)包沒有丟失，增加了 UDP傳輸機(jī)制的可靠性。
[0016]在一種優(yōu)選的方案中，所述射頻發(fā)送單元包括射頻調(diào)制器、本振LO和鎖相環(huán)PLL與功率放大器PA ;所述本振LO和鎖相環(huán)PLL的輸出端接射頻調(diào)制器的輸入端，射頻調(diào)制器的輸出端接功率放大器PA的輸入端；DA轉(zhuǎn)換器接射頻調(diào)制器的輸入端。
[0017]在一種優(yōu)選的方案中，所述射頻接收單元包括可變增益放大器VGA、射頻解調(diào)器、低噪聲放大器LNA與本振LO和鎖相環(huán)PLL ;所述低噪聲放大器LNA的輸出端接射頻解調(diào)器的輸入端，本振LO和鎖相環(huán)PLL的輸出端接射頻解調(diào)器的輸入端，射頻解調(diào)器的輸出端接可變增益放大器VGA的輸入端，可變增益放大器VGA的輸出端接AD轉(zhuǎn)換器。
[0018]在一種優(yōu)選的方案中，所述軟件基帶處理模塊是帶有顯示單元的處理器，具體可以是PC端。
[0019]在一種優(yōu)選的方案中，所述軟件基帶處理模塊和硬件基帶處理模塊采用請求一應(yīng)答模式交互，在傳輸開始時，軟件基帶處理模塊和硬件基帶處理模塊都開始發(fā)出一個socket命令,軟件基帶處理模塊發(fā)送一個bind命令,用于分配一個本地協(xié)議地址給socket ;在軟件基帶處理模塊/硬件基帶處理模塊，“Recv”操作用于接收數(shù)據(jù)報(bào)，而“Send”操作是負(fù)責(zé)發(fā)送數(shù)據(jù)報(bào)；在傳輸請求過程中，丟失的數(shù)據(jù)包被重發(fā)超時機(jī)制檢測到，如果軟件基帶處理模塊沒有收到數(shù)據(jù)該機(jī)制允許軟件基帶處理模塊重發(fā)傳輸請求到硬件基帶處理模塊。
[0020]與現(xiàn)有技術(shù)相比，本發(fā)明的有益效果為:
I)該平臺可以使基帶軟件算法在前期高級語言設(shè)計(jì)算法驗(yàn)證階段接受實(shí)際信道的檢驗(yàn)，無需利用軟件仿真模擬的通信環(huán)境，使得驗(yàn)證結(jié)果更真實(shí)可靠。
[0021]2)該驗(yàn)證平臺可以對基帶的各個模塊的硬件語言描述部分獨(dú)立的進(jìn)行硬件驗(yàn)證，無需等到所有模塊算法都完成硬件語言實(shí)現(xiàn)后再進(jìn)硬件驗(yàn)證，從而可以及時發(fā)現(xiàn)設(shè)計(jì)過程中各個模塊的錯誤。
[0022]3)在進(jìn)行硬件驗(yàn)證時，可以利用以太網(wǎng)將驗(yàn)證的數(shù)據(jù)通過PC機(jī)的相應(yīng)軟件處理后用圖像直觀的顯示出來，方便設(shè)計(jì)人員精確定位和數(shù)據(jù)分析。
[0023]4)可將各個基帶子模塊的算法驗(yàn)證和硬件驗(yàn)證數(shù)據(jù)同時進(jìn)行直觀對比分析。
[0024]5)在MAC部分使用了廣播包過濾器，在MAC層將廣播信息過濾掉，使得MCU只接收軟件基帶處理模塊針對基帶處理模塊發(fā)送的數(shù)據(jù)，從而減輕MCU的負(fù)荷量，提高了 MCU的工作效率。
[0025]6)使用了 DSC，減輕了 MCU的處理數(shù)據(jù)的工作量，使得MCU有更多時間和空間去處理其他任務(wù)，提高了 MCU處理效率。
[0026]7)使用了 FIFO保證了不同時鐘頻率和不同位寬接口之間的數(shù)據(jù)能正常的傳輸和交換。
[0027]8)使用了增加反饋機(jī)制的UDP傳輸技術(shù)，使得硬件基帶處理模塊與上位機(jī)PC端的數(shù)據(jù)傳輸具備實(shí)時高速且可靠的性能。
【專利附圖】

【附圖說明】
[0028]圖1為本發(fā)明一體化基帶驗(yàn)證平臺的架構(gòu)圖。
[0029]圖2為射頻模塊的結(jié)構(gòu)圖。
[0030]圖3為UDP傳輸層協(xié)議的傳輸流程圖。
[0031]圖4為OFDM基帶系統(tǒng)原理圖。
[0032]圖5為基帶同步均衡模塊驗(yàn)證框圖?！揪唧w實(shí)施方式】
[0033]下面結(jié)合附圖對本發(fā)明做進(jìn)一步的描述，但本發(fā)明的實(shí)施方式并不限于此。
[0034]整個基帶驗(yàn)證平臺主要包括軟件基帶處理模塊、硬件基帶處理模塊和射頻模塊三個部分組成，其中軟件基帶處理模塊和硬件基帶處理模塊的一端連接使用UDP傳輸機(jī)制，硬件基帶處理模塊的另一端通過AD/DA連接射頻前端模塊。在FPGA內(nèi)部，主要實(shí)現(xiàn)了微控制器MCU，以太網(wǎng)控制器MAC，數(shù)據(jù)存儲控制DSC，發(fā)送和接收FIFO功能。上述三個部分聯(lián)合起來就組成一個一體化的完整的基帶驗(yàn)證平臺，如圖1所示。
[0035]1.驗(yàn)證平臺各模塊介紹
1.1軟件基帶處理模塊，即上位機(jī)軟件基帶處理模塊
軟件基帶處理模塊是由兩部分組成:第一個是用高級語言實(shí)現(xiàn)的通信基帶系統(tǒng)中的各個模塊的算法部分，第二個是在硬件驗(yàn)證或者軟件驗(yàn)證用于顯示驗(yàn)證數(shù)據(jù)的數(shù)學(xué)軟件部分。針對第一部分:模塊的算法設(shè)計(jì)屬于IC設(shè)計(jì)的前端步驟，唯有前端算法仿真確定后，才進(jìn)一步做硬件IP核設(shè)計(jì)工作，即將基帶各模塊的高級語言描述轉(zhuǎn)換成硬件編程語言描述；在基帶軟件算法驗(yàn)證時，使用兩塊FPGA板作為硬件基帶處理模塊，一個用于信號的接收，一個用于信號的發(fā)送，整個系統(tǒng)處于現(xiàn)實(shí)的通信環(huán)境下，所以無需對通信信道進(jìn)行建模來模擬信道衰落、載波偏移、采樣頻率偏移等因素，即可得到真實(shí)的驗(yàn)證數(shù)據(jù)。針對第二部分:使用功能強(qiáng)大的信號處理軟件，能在硬件驗(yàn)證或軟件驗(yàn)證時都能直觀的將驗(yàn)證結(jié)果用多種方式表出來。
[0036]軟件基帶處理模塊使基帶芯片在實(shí)際環(huán)境中遇到的各種干擾在軟件算法驗(yàn)證時就得到了真實(shí)反映，使得算法可靠性更高，同時也能讓軟件驗(yàn)證和硬件驗(yàn)證的結(jié)果通過信號處理軟件處理后得到直觀的顯示，便于設(shè)計(jì)人員觀察和對比。
[0037]1.2硬件基帶處理模塊
硬件基帶處理模塊是整個驗(yàn)證平臺的核心部分，如圖1所示。該模塊是由兩塊FPGA板組成，一塊用于發(fā)送，一塊用于接收。該模塊一端通過以太網(wǎng)連接實(shí)現(xiàn)與上位機(jī)的全雙工通信，另一端通過AD/DA連接射頻前端模塊，這兩個連接端口部分就涉及到相應(yīng)的數(shù)據(jù)交換和傳輸?shù)募夹g(shù)。在FPGA內(nèi)部，為了實(shí)現(xiàn)和上位機(jī)的網(wǎng)絡(luò)通信，使用了 UDP網(wǎng)絡(luò)傳輸協(xié)議，為了實(shí)現(xiàn)硬件基帶子單元和DSC模塊之間的通信使用了發(fā)送和接收FIFO寄存器。整個硬件基帶部分包括:微控制器MCU，以太網(wǎng)物理層PHY、以太網(wǎng)控制器MAC，數(shù)據(jù)存儲控制器DSC，發(fā)送和接收FIFO，及基帶系統(tǒng)中用硬件語言實(shí)現(xiàn)的發(fā)送和接收基帶模塊單元。
[0038]圖1 (a)是采用本驗(yàn)證平臺發(fā)射端示意圖，圖1 (b)是采用本驗(yàn)證平臺接收端示意圖。
[0039]微控制器MCU是兼容51指令集的8位微處理器，工作頻率為16MHz，其主要功能是用于控制系統(tǒng)的運(yùn)行，例如配置DSC實(shí)現(xiàn)數(shù)據(jù)在MAC和發(fā)送接收FIFO之間的直接傳輸；通過SPI/I2C總線配置射頻模塊；實(shí)現(xiàn)上位機(jī)和基帶硬件處理模塊之間基于UDP協(xié)議的數(shù)據(jù)傳輸。
[0040]以太網(wǎng)控制器MAC數(shù)據(jù)鏈路層具備提供尋址機(jī)構(gòu)、數(shù)據(jù)幀的構(gòu)建、數(shù)據(jù)差錯檢查、傳送控制、向網(wǎng)絡(luò)層提供標(biāo)準(zhǔn)的數(shù)據(jù)接口等功能，并協(xié)助MCU完成以太網(wǎng)數(shù)據(jù)的收發(fā)工作，本發(fā)明在MAC模塊開啟了廣播包過濾器，通過該過濾器在MAC就過濾掉上位機(jī)網(wǎng)絡(luò)端口發(fā)送的大量無用的廣播信號，只將有用信號傳輸給MCU，從而減輕MCU的處理任務(wù)，提高M(jìn)CU工作效率。
[0041]以太網(wǎng)PHY端，即為網(wǎng)絡(luò)傳輸?shù)奈锢韺?。物理層定義了數(shù)據(jù)傳送與接收所需要的電信號、線路狀態(tài)、時鐘基準(zhǔn)、數(shù)據(jù)編碼和電路等，并向數(shù)據(jù)鏈路層設(shè)備提供標(biāo)準(zhǔn)接口。
[0042]DSC數(shù)據(jù)存儲控制模塊用于完成收發(fā)FIFO與MAC之間的數(shù)據(jù)傳輸。使用該技術(shù)可讓FIFO和MAC之間數(shù)據(jù)傳輸過程幾乎不額外占用MCU資源。當(dāng)PC端向FPGA硬件模塊發(fā)送數(shù)據(jù)時，MCU只接收和處理相應(yīng)數(shù)據(jù)包的報(bào)頭部分，數(shù)據(jù)包其它部分則由DSC完成MAC到FIFO之間直接傳輸，當(dāng)FPGA向PC端發(fā)送數(shù)據(jù)時，MCU只需生成相應(yīng)的報(bào)頭文件則可利用DSC實(shí)現(xiàn)FIFO到MAC直接的數(shù)據(jù)傳輸。使用DSC可以顯著的提高系統(tǒng)處理效率，讓MCU有更多的時間去處理其他任務(wù)。
[0043]兩個FIFO子單元作為以太網(wǎng)接口和硬件基帶模塊之間的數(shù)據(jù)緩沖。首先在兩個不同的時鐘域間采用FIFO來作為數(shù)據(jù)緩沖；其次對于不同寬度的數(shù)據(jù)接口也可使用FIFO來實(shí)現(xiàn)數(shù)據(jù)匹配的目的。本測試平臺充分利用FIFO這兩個特性，因?yàn)镸CU與DA/AD端數(shù)據(jù)的時鐘頻率不一定一致，同時DSC與基帶模塊之間數(shù)據(jù)位寬也不一定相同，所以使用FIFO做數(shù)據(jù)緩存能很好的解決上述問題。
[0044]1.3射頻模塊
射頻模塊主要是實(shí)現(xiàn)基帶信號和射頻信號之間的相互轉(zhuǎn)換，用于射頻信號的發(fā)送和接收。如圖2 (a)所示，射頻發(fā)送單元包括射頻調(diào)制器、本振LO和鎖相環(huán)PLL與功率放大器PA ;本振LO和鎖相環(huán)PLL的輸出端接射頻調(diào)制器的輸入端，射頻調(diào)制器的輸出端接功率放大器PA的輸入端；DA轉(zhuǎn)換器接射頻調(diào)制器的輸入端。如圖2 (b)所示，射頻接收單元包括可變增益放大器VGA、射頻解調(diào)器、低噪聲放大器LNA與本振LO和鎖相環(huán)PLL ;低噪聲放大器LNA的輸出端接射頻解調(diào)器的輸入端，本振LO和鎖相環(huán)PLL的輸出端接射頻解調(diào)器的輸入端，射頻解調(diào)器的輸出端接可變增益放大器VGA的輸入端，可變增益放大器VGA的輸出端接AD轉(zhuǎn)換器。
[0045]其中:射頻調(diào)制器和射頻解調(diào)器:用于對基帶信號與射頻信號間進(jìn)行相應(yīng)的調(diào)制和解調(diào)；本振LO和鎖相環(huán)PLL:用于產(chǎn)生載波信號；功率放大器PA:用于將射頻信號功率放大并經(jīng)天線發(fā)送出去；低噪聲放大器LNA:用于將天線接收到的射頻信號進(jìn)行低噪聲放大；可變增益放大器VGA:用于將解調(diào)后的基帶信號放大為幅值合適的信號并傳送給AD轉(zhuǎn)換器。由于射頻板是高速電路板，很容易發(fā)生信號的串?dāng)_等問題，影響通信的可靠性，所以在要特別注意射頻模塊信號的完整性和EMC問題。
[0046]1.4 UDP數(shù)據(jù)傳輸機(jī)制
本發(fā)明使用UDP傳輸處理機(jī)制在上位機(jī)和硬件基帶處理模塊之間進(jìn)行數(shù)據(jù)傳輸，提供了一種無連接的傳輸方式。用戶數(shù)據(jù)報(bào)UDP傳輸處理機(jī)制簡單，數(shù)據(jù)傳輸速度快，因此適合作為基帶數(shù)據(jù)在軟件基帶單元和硬件基帶單元之間的傳輸方式。上位機(jī)向測試平臺發(fā)出請求，得到響應(yīng)后，將基帶數(shù)據(jù)打包成UDP報(bào)文，傳送到測試平臺中，MCU對接收到的數(shù)據(jù)報(bào)文處理并提取基帶數(shù)據(jù)。上位機(jī)向測試平臺發(fā)出采樣請求，測試平臺采集基帶數(shù)據(jù)并打包成UDP報(bào)文，傳到上位機(jī)上處理。
[0047]本測試平臺可以設(shè)計(jì)成一個如圖3所示的客戶端一服務(wù)器的對等架構(gòu)，其中客戶端在PC機(jī)上，而服務(wù)器在FPGA硬件模塊端。圖3展示了服務(wù)器端在采樣請求被處理后發(fā)送采樣后的基帶數(shù)據(jù)到PC客戶端的程序流程圖。雖然UDP沒有流量控制，但為了提供更可靠的傳輸，在這里使用了請求-應(yīng)答模式。在傳輸開始時，客戶端和服務(wù)器都開始發(fā)出一個socket命令,服務(wù)器發(fā)送一個bind命令,用于分配一個本地協(xié)議地址給socket。在客戶端/服務(wù)器端，“Recv”操作用于接收數(shù)據(jù)報(bào)，而“Send”操作是負(fù)責(zé)發(fā)送數(shù)據(jù)報(bào)。在傳輸請求過程中，丟失的數(shù)據(jù)包可以被重發(fā)超時機(jī)制檢測到，如果客戶端沒有收到數(shù)據(jù)該機(jī)制允許客戶端重發(fā)傳輸請求到服務(wù)器端，同樣這種數(shù)據(jù)重發(fā)機(jī)制也適用于基帶數(shù)據(jù)傳輸過程。
[0048]使用增加了反饋機(jī)制的UDP協(xié)議，能在保證傳輸速度快的前提下，提高數(shù)據(jù)傳輸?shù)目煽啃浴?br> [0049]2.基于本發(fā)明的OFDM基帶驗(yàn)證平臺
采用目前無線通信系統(tǒng)中常用的OFDM基帶模塊來實(shí)例說明如何使用本驗(yàn)證平臺來進(jìn)行驗(yàn)證。
[0050]2.1 OFDM 基帶簡介
正交頻分復(fù)用(OFDM Orthogonal Frequency Division Multiplexing)技術(shù)是對多載波調(diào)制(MCM)的一種改進(jìn)，其特點(diǎn)為各子載波相互正交，擴(kuò)頻調(diào)制后的頻譜相互重疊，不但減小了子載波間的相互干擾，還大大提高了頻譜利用率。OFDM基帶的核心是發(fā)送端的離散傅里葉逆變換(IFFT)模塊和接收端由離散傅里葉變換(FFT)模塊，同時如圖4所示還有一些其它常見基帶子模塊，另外還有一些子模塊如加擾解擾模塊沒有在圖中表示出來。
[0051 ] 2.2基帶均衡模塊驗(yàn)證實(shí)例
使用搭建的驗(yàn)證平臺來驗(yàn)證OFDM基帶功能，基帶驗(yàn)證平臺分為兩個部分，一個發(fā)送端和一個接收端，由兩個FPGA板搭建而成。在本實(shí)施例中選取基帶的均衡子模塊來進(jìn)行驗(yàn)證說明，由圖4 (b)可知，基帶均衡模塊位于接收機(jī)基帶模塊，用于對IFF變換之后的信號進(jìn)行均衡處理，所以發(fā)送端的硬件基帶模塊是完整的基帶系統(tǒng)，而接收機(jī)的硬件基帶模塊只有均衡模塊前的部分基帶子模塊，驗(yàn)證平臺設(shè)計(jì)如圖5所示。
[0052]基帶均衡模塊的驗(yàn)證分為兩步，軟件算法驗(yàn)證和硬件基帶驗(yàn)證。
[0053]第一步是均衡模塊的軟件算法驗(yàn)證，如圖5 Ca)所示，因?yàn)榫饽K位于接收端，所以在驗(yàn)證均衡模塊時，發(fā)送端是一個完整的發(fā)送系統(tǒng)，即首先由PC機(jī)軟件輸出相應(yīng)的傳輸信號(如數(shù)字音頻信號)并通過網(wǎng)線傳輸?shù)紽PGA發(fā)送板，信號經(jīng)過基帶硬件模塊的以太網(wǎng)PHY層到達(dá)MAC層，MAC首先過濾掉以太網(wǎng)中大量的無用的廣播數(shù)據(jù)，將有用的數(shù)據(jù)信息的報(bào)頭文件傳輸?shù)組CU中進(jìn)行處理，然后MCU再允許DSC直接接收MAC傳輸?shù)拇罅繑?shù)據(jù)信息，DSC再將接收到的數(shù)據(jù)傳輸?shù)桨l(fā)送FIF0，經(jīng)過發(fā)送FIFO的數(shù)據(jù)緩存，將發(fā)送信號傳輸至硬件基帶系統(tǒng)，即OFDM發(fā)送基帶系統(tǒng)，此時的基帶系統(tǒng)是一個完整的硬件化的發(fā)送基帶系統(tǒng)，經(jīng)過基帶系統(tǒng)的處理后，在將信號傳輸之DA轉(zhuǎn)換器和射頻板并完成射頻信號的發(fā)送。在接收端中，首先是射頻板接收射頻信號，經(jīng)過射頻板的處理之后將信號傳輸給基帶硬件系統(tǒng)的AD轉(zhuǎn)換器，然后信號在傳輸?shù)浇邮斩擞布鶐K，此時的硬件基帶模塊并不是一個完整基帶系統(tǒng)，只包含了均衡模塊前的基帶子模塊，經(jīng)過IFF模塊之后直接將數(shù)據(jù)傳送到接收FIF0，接收FIFO針對兩端不同的數(shù)據(jù)頻率和數(shù)據(jù)位寬接口做出相應(yīng)的數(shù)據(jù)緩存和位寬匹配,再直接把數(shù)據(jù)信號傳入DSC模塊，再由MCU完成數(shù)據(jù)報(bào)頭文件生成，將報(bào)頭文件和接收數(shù)據(jù)打包成數(shù)據(jù)包后在傳輸?shù)揭蕴W(wǎng)MAC和PHY層，利用UDP協(xié)議將打包后的數(shù)據(jù)通過網(wǎng)線傳送到PC端，在軟件中利用均衡算法實(shí)現(xiàn)信號的均衡，并用相應(yīng)的軟件顯示出均衡的效果和數(shù)值。
[0054]第二步是均衡模塊的基帶硬件驗(yàn)證，在通過第一步的算法驗(yàn)證后，將均衡模塊用硬件編程語言實(shí)現(xiàn)，硬件實(shí)現(xiàn)后應(yīng)用本驗(yàn)證平臺對均衡模塊的硬件IP核進(jìn)行驗(yàn)證，圖5(b)是均衡模塊的硬件驗(yàn)證示意圖，驗(yàn)證系統(tǒng)發(fā)送端工作過程和設(shè)置與第一步中的軟件基帶驗(yàn)證相同，而接收端相比于第一步中的接收系統(tǒng)不同的是，硬件基帶模塊在FFT模塊之后加上了一個均衡子模塊，利用硬件實(shí)現(xiàn)的均衡模塊對FFT模塊處理之后的信號進(jìn)行均衡處理，再將均衡后的信號傳送到上位機(jī)，同樣利用數(shù)學(xué)軟件顯示出硬件均衡處理后輸出信號的均衡效果和數(shù)值，并可將其與第一步算法驗(yàn)證結(jié)果進(jìn)行對比分析。
[0055]同理，對于接收端和發(fā)送端的其他基帶模塊，如映射和解映射模塊，也可以應(yīng)用本平臺進(jìn)行一體化的軟硬件聯(lián)合的算法驗(yàn)證和硬件驗(yàn)證。
[0056]以上的本發(fā)明的實(shí)施方式，并不構(gòu)成對本發(fā)明保護(hù)范圍的限定。任何在本發(fā)明的精神原則之內(nèi)所作出的修改、等同替換和改進(jìn)等，均應(yīng)包含在本發(fā)明的權(quán)利要求保護(hù)范圍之內(nèi)。
【權(quán)利要求】
1.一種基于FPGA的通信基帶的一體化驗(yàn)證平臺，其特征在于，包括軟件基帶處理模塊、硬件基帶處理模塊和射頻模塊，所述軟件基帶處理模塊通過采用UDP傳輸協(xié)議的以太網(wǎng)與硬件基帶處理模塊連接，硬件基帶處理模塊通過AD/DA轉(zhuǎn)換器與射頻模塊連接； 所述硬件基帶處理模塊包括發(fā)送硬件基帶處理單元和接收硬件基帶處理單元，射頻模塊包括射頻發(fā)送單元和射頻接收單元；所述發(fā)送硬件基帶處理單元通過DA轉(zhuǎn)換器與射頻發(fā)送單元連接，接收硬件基帶處理單元通過AD轉(zhuǎn)換器與射頻接收單元連接； 所述發(fā)送硬件基帶處理單元包括微控制器MCU、以太網(wǎng)物理層PHY、以太網(wǎng)控制器MAC，數(shù)據(jù)存儲控制器DSC，發(fā)送FIFO子單元和發(fā)送基帶子單元，以太網(wǎng)物理層PHY的輸出端與以太網(wǎng)控制器MAC的輸入端連接，以太網(wǎng)控制器MAC的輸出端與數(shù)據(jù)存儲控制器DSC的輸入端連接，數(shù)據(jù)存儲控制器DSC的輸出端與發(fā)送FIFO子單元的輸入端連接，發(fā)送FIFO子單元的輸出端與發(fā)送基帶子單元的輸入端連接，發(fā)送基帶子單元的輸出端通過DA轉(zhuǎn)換器與射頻發(fā)送單元連接；微控制器MCU分別與太網(wǎng)控制器MAC，數(shù)據(jù)存儲控制器DSC連接，所述以太網(wǎng)控制器MAC中還設(shè)有廣播包過濾器； 所述接收硬件基帶處理單元包括微控制器MCU、以太網(wǎng)物理層PHY、以太網(wǎng)控制器MAC，數(shù)據(jù)存儲控制器DSC，接收FIFO子單元和接收基帶子單元，以太網(wǎng)物理層PHY的輸入端與以太網(wǎng)控制器MAC的輸出端連接，以太網(wǎng)控制器MAC的輸入端與數(shù)據(jù)存儲控制器DSC的輸出端連接，數(shù)據(jù)存儲控制器DSC的輸入端與接收FIFO子單元的輸出端連接，接收FIFO子單元的輸入端與接收基帶子單元的輸出端連接，接收基帶子單元的輸入端通過DA轉(zhuǎn)換器與射頻發(fā)送單元連接，微控制器MCU分別與太網(wǎng)控制器MAC，數(shù)據(jù)存儲控制器DSC連接。
2.根據(jù)權(quán)利要求1所述的基于FPGA的通信基帶的一體化驗(yàn)證平臺，其特征在于，所述射頻發(fā)送單元包括射頻調(diào)制器、本振LO和鎖相環(huán)PLL與功率放大器PA ;所述本振LO和鎖相環(huán)PLL的輸出端接射頻調(diào)制器的輸入端，射頻調(diào)制器的輸出端接功率放大器PA的輸入端；DA轉(zhuǎn)換器接射頻調(diào)制器的輸入端。
3.根據(jù)權(quán)利要求2所述的基于FPGA的通信基帶的一體化驗(yàn)證平臺，其特征在于，所述射頻接收單元包括可變增益放大器VGA、射頻解調(diào)器、低噪聲放大器LNA與本振LO和鎖相環(huán)PLL ;所述低噪聲放大器LNA的輸出端接射頻解調(diào)器的輸入端，本振LO和鎖相環(huán)PLL的輸出端接射頻解調(diào)器的輸入端，射頻解調(diào)器的輸出端接可變增益放大器VGA的輸入端，可變增益放大器VGA的輸出端接AD轉(zhuǎn)換器。
4.根據(jù)權(quán)利要求1所述的基于FPGA的通信基帶的一體化驗(yàn)證平臺，其特征在于，所述軟件基帶處理模塊是帶有顯示單元的處理器。
5.根據(jù)權(quán)利要求1所述的基于FPGA的通信基帶的一體化驗(yàn)證平臺，其特征在于，所述軟件基帶處理模塊和硬件基帶處理模塊采用請求一應(yīng)答模式交互，在傳輸開始時，軟件基帶處理模塊和硬件基帶處理模塊都開始發(fā)出一個socket命令，軟件基帶處理模塊發(fā)送一個bind命令,用于分配一個本地協(xié)議地址給socket ;在軟件基帶處理模塊/硬件基帶處理模塊，“Recv”操作用于接收數(shù)據(jù)報(bào)，而“Send”操作是負(fù)責(zé)發(fā)送數(shù)據(jù)報(bào)；在傳輸請求過程中，丟失的數(shù)據(jù)包被重發(fā)超時機(jī)制檢測到，如果軟件基帶處理模塊沒有收到數(shù)據(jù)該機(jī)制允許軟件基帶處理模塊重發(fā)傳輸請求到硬件基帶處理模塊。
【文檔編號】H04L1/18GK103685103SQ201310610543
【公開日】2014年3月26日 申請日期:2013年11月26日 優(yōu)先權(quán)日:2013年11月26日
【發(fā)明者】陸許明, 徐永鍵, 陳曉東, 譚洪舟 申請人:廣州市花都區(qū)中山大學(xué)國光電子與通信研究院