專利名稱：一種數(shù)字接口射頻芯片及其實現(xiàn)方法
技術(shù)領(lǐng)域：
本發(fā)明涉及通信技術(shù)領(lǐng)域，尤其是一種數(shù)字接口射頻芯片及其實現(xiàn)方法。
背景技術(shù)：
名詞解釋:
ABB:模擬基帶；
BBPLL:基帶鎖相環(huán)；
ADC:模數(shù)轉(zhuǎn)換器；
FIFO:先進(jìn)先出數(shù)據(jù)緩存器；
DSP:數(shù)字信號處理；
GLITCH:毛刺。數(shù)字接口射頻芯片是指在射頻芯片中，除包括原有的射頻模擬前端外，還集成了ABB的功能。數(shù)字接口射頻芯片由于具有ABB功能，直接輸出數(shù)字信號至基帶芯片進(jìn)行處理，可以省去終端方案中原有的模擬基帶芯片，節(jié)省了每臺終端的成本。但是，ABB的集成會帶來一個難題，那就是如何有效實現(xiàn)數(shù)字接口數(shù)據(jù)的同步與數(shù)據(jù)的精確采集。以TD-SCDMA系統(tǒng)的數(shù)字接口射頻芯片為例，為了節(jié)省管腳數(shù)，數(shù)字接口采用10比特IQ復(fù)用并行方式輸出。如圖1所示，基帶需按照4倍碼片速率(1.28Mcps)來處理數(shù)據(jù)，SP下行數(shù)據(jù)的輸出速率為5.12MHz。為減輕模數(shù)轉(zhuǎn)換器的前級模擬濾波器抗混疊的負(fù)擔(dān)，芯片將采用8倍過采樣率的ADC將射頻前端模擬信號轉(zhuǎn)換為數(shù)字信號以進(jìn)行處理，因此需要一個5.12MHz * 8 = 40.96MHz的時鐘。此時鐘由一個BBPLL將基帶芯片提供的外部5.12MHz時鐘倍頻生成(外部5.12MHz時鐘是BBPLL的參考時鐘)。由過采樣ADC輸出40.96MHz的數(shù)據(jù)經(jīng)圖1的DSP進(jìn)行8倍抽取降頻和數(shù)字濾波后產(chǎn)生5.12MHz速率的IQ兩路數(shù)據(jù)，經(jīng)復(fù)用并行模塊輸出10比特的IQ交織數(shù)據(jù)。由于40.96MHz時鐘8倍抽取降頻后得到的5.12MHz時鐘和外部5.12MHz時鐘屬于兩個異步時鐘域，故射頻芯片輸出的5.12MHz速率并行數(shù)據(jù)必須經(jīng)過處理，以同步到外部5.12MHz時鐘上，才能保證數(shù)據(jù)被外部5.12MHz時鐘正確采樣而不丟失，而且保證數(shù)據(jù)按照基帶所需的時刻點準(zhǔn)時輸出。一般采用FIFO結(jié)構(gòu)(典型的異步時鐘域處理方法)作為緩沖從而保證數(shù)據(jù)能夠被外部5.12MHz時鐘采集到，如圖2所示。從圖1的DSP輸出的I路和Q路數(shù)據(jù)的速率都是5.12MHz，為了將I和Q路數(shù)據(jù)復(fù)用到一起，即I路數(shù)據(jù)和Q路數(shù)據(jù)按各占半個5.12MHz時鐘周期的格式交織輸出，需要一個5.12MHz*2 = 10.24MHz的時鐘來取數(shù)和產(chǎn)生復(fù)用交織(該10.24MHz時鐘由40.96MHz經(jīng)過分頻器分頻而成)，如圖2和3所示:復(fù)用交織后的IQ數(shù)據(jù)以10.24MHz時鐘作為寫時鐘寫到FIFO中，外部5.12MHz時鐘則作為讀時鐘從FIFO中取數(shù)，其取數(shù)工作方式為上沿取出I路數(shù)據(jù)，下沿取出Q路數(shù)據(jù)，這樣就把I路數(shù)據(jù)嚴(yán)格對齊到外部5.12MHz時鐘的下沿，把Q路數(shù)據(jù)嚴(yán)格對齊到外部5.12MHz時鐘的上沿，如圖4所示。為了減小功耗，基帶芯片在空閑時隙并不輸出外部5.12MHz時鐘。只有在射頻芯片進(jìn)入接收狀態(tài)前很短的時間(幾微秒)，基帶芯片才會利用其輸出的5.12MHz時鐘對接收到的IQ數(shù)據(jù)進(jìn)行采樣。然而，射頻芯片中的BBPLL對參考時鐘(外部5.12MHz時鐘)的響應(yīng)時間較長(通常達(dá)到50微秒)，往往會造成基帶芯片開始讀取有效數(shù)據(jù)時，BBPLL還沒有穩(wěn)定，過采樣ADC還沒有進(jìn)入正常的工作狀態(tài)，使得到達(dá)數(shù)字接口輸出的10比特數(shù)據(jù)均為無效或錯誤的數(shù)據(jù)，射頻芯片和基帶芯片接口處于工作紊亂的狀態(tài)。另外，外部5.12MHz時鐘由于相位調(diào)整會產(chǎn)生GLITCH，也會造成射頻芯片BBBPLL的重新鎖定:TD-SCDMA系統(tǒng)為了使得上行信號精確同步，要求以1/8碼片的最小時間步進(jìn)精度(97.65625ns)對時序加以調(diào)整，但是基帶芯片用于采集或者同步數(shù)據(jù)的時鐘是
5.12MHz，僅為1/4碼片的精度(195.3125ns)。因此基帶芯片必須在每個子幀頭部的合適時刻點調(diào)整外部5.12MHz時鐘的相位，使之同步到內(nèi)部1/8碼片精度的時序控制器上，如圖5所示。其中A、B點均為有效時隙頭部的外部5.12MHz時鐘相位調(diào)整時刻點，在A處外部
5.12MHz時鐘的相位正好與時序控制器同步，因此其調(diào)整后仍然是連續(xù)的，而在B處，外部
5.12MHz時鐘的相位和內(nèi)部時序控制器不同步，因此經(jīng)相位調(diào)整后，外部5.12MHz時鐘在此處會產(chǎn)生一個GLITCH。此GLITCH作為BBPLL參考時鐘上的抖動，也會造成BBPLL重新鎖定，導(dǎo)致射頻芯片輸出數(shù)據(jù)紊亂。綜上所述，現(xiàn)有的數(shù)字接口射頻芯片一般采用FIFO結(jié)構(gòu)，其結(jié)構(gòu)復(fù)雜，集成后的芯片面積大，導(dǎo)致芯片的成本較高和功耗較大。同時由于射頻芯片采用了外部時鐘作為參考時鐘，因此會使射頻芯片輸出的數(shù)據(jù)出現(xiàn)紊亂。

發(fā)明內(nèi)容
為了解決上述技術(shù)問題，本發(fā)明的目的是:提供一種數(shù)字接口射頻芯片，以射頻芯片內(nèi)部產(chǎn)生的時鐘作為參考時鐘，避免了射頻芯片輸出的數(shù)據(jù)出現(xiàn)紊亂，從而保證基帶芯片數(shù)據(jù)采集的正確性；同時該結(jié)構(gòu)無需采用復(fù)雜的FIFO結(jié)構(gòu)，降低了成本和功耗。本發(fā)明的另一個目的是:提供一種數(shù)字接口射頻芯片的實現(xiàn)方法，以射頻芯片內(nèi)部產(chǎn)生的時鐘作為參考時鐘，避免了射頻芯片輸出的數(shù)據(jù)出現(xiàn)紊亂，從而保證基帶芯片正確采集數(shù)據(jù)；同時該方法無需采用復(fù)雜的FIFO方法，降低了成本和功耗。本發(fā)明解決其技術(shù)問題所采用的技術(shù)方案是:一種數(shù)字接口射頻芯片，該射頻芯片包括接收天線、射頻模擬前端子系統(tǒng)和模擬基帶子系統(tǒng)，所述模擬基帶子系統(tǒng)包括過采樣模數(shù)轉(zhuǎn)換器、內(nèi)部時鐘產(chǎn)生模塊、數(shù)字信號處理器和復(fù)用并行模塊，其中:
接收天線，用于接收無線信號；
射頻模擬前端子系統(tǒng)，用于對接收的無線信號進(jìn)行射頻模擬前端處理，從而產(chǎn)生兩路正交模擬信號；
內(nèi)部時鐘產(chǎn)生模塊，用于對系統(tǒng)時鐘進(jìn)行處理，從而產(chǎn)生內(nèi)部時鐘；
過采樣模數(shù)轉(zhuǎn)換器，用于根據(jù)產(chǎn)生的內(nèi)部時鐘對產(chǎn)生的兩路正交模擬信號進(jìn)行過采樣模數(shù)轉(zhuǎn)換，從而將產(chǎn)生的兩路正交模擬信號轉(zhuǎn)換為兩路正交數(shù)字信號；
數(shù)字信號處理器，用于對兩路正交數(shù)字信號進(jìn)行數(shù)字濾波和抽取降頻；
復(fù)用并行模塊，用于根據(jù)產(chǎn)生的內(nèi)部時鐘對數(shù)字濾波和抽取降頻后的兩路正交數(shù)字信號進(jìn)行復(fù)用并行處理，從而生成一路數(shù)字信號輸出；
所述接收天線的輸出端依次通過射頻模擬前端子系統(tǒng)、過采樣模數(shù)轉(zhuǎn)換器和數(shù)字信號處理器進(jìn)而與所述復(fù)用并行模塊的輸入端連接；
所述內(nèi)部時鐘產(chǎn)生模塊的輸出端分別與所述過采樣模數(shù)轉(zhuǎn)換器的時鐘輸入端以及所述復(fù)用并行模塊的時鐘輸入端連接。進(jìn)一步，所述內(nèi)部時鐘產(chǎn)生模塊包括:
分頻器，用于對系統(tǒng)時鐘進(jìn)行分頻處理，從而生成參考時鐘；
基帶鎖相環(huán)，用于對參考時鐘進(jìn)行倍頻處理，從而生成內(nèi)部時鐘；
所述分頻器的輸出端與所述基帶鎖相環(huán)的輸入端連接，所述基帶鎖相環(huán)的輸出端分別與所述復(fù)用并行模塊的時鐘輸入端和過采樣模數(shù)轉(zhuǎn)換器的時鐘輸入端連接。進(jìn)一步，所述復(fù)用并行模塊包括:
同步單元，用于根據(jù)基帶鎖相環(huán)產(chǎn)生的內(nèi)部時鐘對數(shù)字濾波和抽取降頻后的兩路正交數(shù)字信號進(jìn)行同步處理；
復(fù)用器，用于對同步處理后的兩路正交數(shù)字信號進(jìn)行復(fù)用處理，從而生成一路數(shù)字信號輸出；
所述同步單元的第一輸入端與所述數(shù)字信號處理器的輸出端連接，所述同步單元的第二輸入端與所述基帶鎖相環(huán)的輸出端連接，所述同步單元的輸出端與所述復(fù)用器的輸入端連接。進(jìn)一步，所述復(fù)用并行模塊還包括第一 D觸發(fā)器、第二 D觸發(fā)器、非門、與門和計數(shù)器，所述第一 D觸發(fā)器的信號輸入端的信號由外部時鐘提供，所述第一 D觸發(fā)器的時鐘輸入端、第二 D觸發(fā)器的時鐘輸入端和所述計數(shù)器的第一輸入端均與所述基帶鎖相環(huán)的輸出端連接，所述第一D觸發(fā)器的輸出端分別與所述第二D觸發(fā)器的信號輸入端和非門的輸入端連接，所述非門的輸出端與所述與門的第一輸入端連接，所述第二 D觸發(fā)器的輸出端與所述與門的第二輸入端連接，所述與門的輸出端分別與所述計數(shù)器的第二輸入端和同步單元的輸入端連接，所述計數(shù)器的輸出端與所述復(fù)用器的輸入端連接。進(jìn)一步，所述射頻模擬前端子系統(tǒng)包括:
射頻前端模塊，用于對接收的無線信號進(jìn)行射頻前端處理，從而生成兩路正交信號； 模擬抗混疊濾波器，用于對生成的兩路正交信號進(jìn)行抗混疊濾波；
所述接收天線的輸出端依次通過射頻前端模塊和模擬抗混疊濾波器進(jìn)而與所述過采樣模數(shù)轉(zhuǎn)換器的輸入端連接。本發(fā)明的另一個技術(shù)方案是:一種數(shù)字接口射頻芯片的實現(xiàn)方法，包括:
接收無線信號；
對接收的無線信號進(jìn)行射頻模擬前端處理，從而產(chǎn)生兩路正交模擬信號；
對系統(tǒng)時鐘進(jìn)行處理，從而產(chǎn)生內(nèi)部時鐘；
根據(jù)產(chǎn)生的內(nèi)部時鐘對產(chǎn)生的兩路正交模擬信號進(jìn)行過采樣模數(shù)轉(zhuǎn)換，從而將產(chǎn)生的兩路正交模擬信號轉(zhuǎn)換為兩路正交數(shù)字信號；
對兩路正交數(shù)字信號進(jìn)行數(shù)字濾波和抽取降頻；
根據(jù)產(chǎn)生的內(nèi)部時鐘對數(shù)字濾波和抽取降頻后的兩路正交數(shù)字信號進(jìn)行復(fù)用并行處理，從而生成一路數(shù)字信號輸出。進(jìn)一步，所述對系統(tǒng)時鐘進(jìn)行處理，從而產(chǎn)生內(nèi)部時鐘這一步驟，其包括:
對系統(tǒng)時鐘進(jìn)行分頻處理，從而生成參考時鐘； 對參考時鐘進(jìn)行倍頻處理，從而生成內(nèi)部時鐘。進(jìn)一步，所述根據(jù)產(chǎn)生的內(nèi)部時鐘對數(shù)字濾波和抽取降頻后的兩路正交數(shù)字信號進(jìn)行復(fù)用并行處理，從而生成一路數(shù)字信號輸出這一步驟，其包括:
根據(jù)產(chǎn)生的內(nèi)部時鐘對數(shù)字濾波和抽取降頻后的兩路正交數(shù)字信號進(jìn)行同步處理； 對同步處理后的兩路正交數(shù)字信號進(jìn)行復(fù)用處理，從而生成一路數(shù)字信號輸出。進(jìn)一步，所述對接收的無線信號進(jìn)行射頻模擬前端處理，從而產(chǎn)生兩路正交模擬信號這一步驟，其包括:
對接收的無線信號進(jìn)行射頻前端處理，從而生成兩路正交信號；
對生成的兩路正交信號進(jìn)行抗混疊濾波，從而得到兩路正交模擬信號。本發(fā)明一種數(shù)字接口射頻芯片的有益效果是:包括模擬基帶子系統(tǒng)中的內(nèi)部時鐘產(chǎn)生模塊和復(fù)用并行模塊，以內(nèi)部時鐘產(chǎn)生模塊產(chǎn)生的時鐘作為參考時鐘，避免了射頻芯片輸出的數(shù)據(jù)出現(xiàn)紊亂，從而保證基帶芯片數(shù)據(jù)采集的正確性；同時該結(jié)構(gòu)無需采用復(fù)雜的FIFO結(jié)構(gòu)，結(jié)構(gòu)簡單、易于集成，能減小芯片的面積，從而降低了射頻芯片的成本和功耗。進(jìn)一步，本發(fā)明射頻芯片中的內(nèi)部時鐘產(chǎn)生模塊包括分頻器和基帶鎖相環(huán)，以系統(tǒng)時鐘經(jīng)分頻器后產(chǎn)生的時鐘作為基帶鎖相環(huán)的參考時鐘。射頻芯片內(nèi)部的參考時鐘一直存在且穩(wěn)定，避免了射頻芯片因外部時鐘的啟?；蛎潭鴮?dǎo)致基帶鎖相環(huán)重鎖進(jìn)而使輸出數(shù)據(jù)紊亂的問題，從而保證基帶芯片數(shù)據(jù)采集的正確性。進(jìn)一步，本發(fā)明射頻芯片的復(fù)用并行模塊包括計數(shù)器，能選擇合適的相位把IQ兩路數(shù)據(jù)復(fù)用到并行模塊輸出端的10比特IQ復(fù)用數(shù)據(jù)輸出接口上，嚴(yán)格保證了數(shù)據(jù)按照接口標(biāo)準(zhǔn)對齊到外部時鐘上。本發(fā)明一種數(shù)字接口射頻芯片的實現(xiàn)方法的有益效果是:包括對系統(tǒng)時鐘進(jìn)行處理，從而產(chǎn)生內(nèi)部時鐘這一步驟，以射頻芯片內(nèi)部產(chǎn)生的時鐘作為參考時鐘，避免了射頻芯片輸出的數(shù)據(jù)出現(xiàn)紊亂，從而保證基帶芯片正確采集數(shù)據(jù)；同時該方法無需采用復(fù)雜的FIFO方法，方法簡單、易于操作并能降低成本和功耗。進(jìn)一步，產(chǎn)生內(nèi)部時鐘的步驟中包括了分頻處理過程和倍頻處理過程，分頻處理過程為實現(xiàn)倍頻處理過程的基帶鎖相環(huán)提供參考時鐘，從而避免基帶鎖相環(huán)因外部時鐘的啟?；蛎潭鴮?dǎo)致射頻芯片的輸出數(shù)據(jù)紊亂。


圖1為TD-SCDMA系統(tǒng)數(shù)字接口射頻芯片的結(jié)構(gòu)框 圖2為FIFO結(jié)構(gòu)的異步復(fù)用并行模塊的結(jié)構(gòu)框 圖3為FIFO的與操作時序不意 圖4為FIFO的讀操作時序示意 圖5為TD-SCDMA系統(tǒng)中基帶芯片調(diào)整外部5.12MHz時鐘而產(chǎn)生毛刺GLITCH的示意
圖6為本發(fā)明一種數(shù)字接口射頻芯片的結(jié)構(gòu)框 圖7為本發(fā)明內(nèi)部時鐘產(chǎn)生模塊的組成結(jié)構(gòu)框 圖8為本發(fā)明復(fù)用并行模塊的組成結(jié)構(gòu)框 圖9為本發(fā)明復(fù)用并行模塊的具體結(jié)構(gòu)框 圖10為本發(fā)明射頻模擬前端子系統(tǒng)的組成結(jié)構(gòu)框 圖11為本發(fā)明一種數(shù)字接口射頻芯片的實現(xiàn)方法的步驟流程圖； 圖12為本發(fā)明產(chǎn)生內(nèi)部時鐘的步驟流程 圖13為本發(fā)明進(jìn)行復(fù)用并行處理的步驟流程 圖14為本發(fā)明進(jìn)行射頻模擬前端處理的步驟流程 圖15為TD-SCDMA系統(tǒng)終端芯片在正常情況下復(fù)用并行模塊的時序示意 圖16為TD-SCDMA系統(tǒng)終端芯片在異常情況下復(fù)用并行模塊的時序示意圖。附圖標(biāo)記:1、外部時鐘毛刺GLITICH。
具體實施例方式下面結(jié)合說明書附圖對本發(fā)明的具體實施方式
作進(jìn)一步說明。參照圖6，一種數(shù)字接口射頻芯片，該射頻芯片包括接收天線、射頻模擬前端子系統(tǒng)和模擬基帶子系統(tǒng)，所述模擬基帶子系統(tǒng)包括過采樣模數(shù)轉(zhuǎn)換器、內(nèi)部時鐘產(chǎn)生模塊、數(shù)字信號處理器和復(fù)用并行模塊，其中:
接收天線，用于接收無線信號；
射頻模擬前端子系統(tǒng)，用于對接收的無線信號進(jìn)行射頻模擬前端處理，從而產(chǎn)生兩路正交模擬信號；
內(nèi)部時鐘產(chǎn)生模塊，用于對系統(tǒng)時鐘進(jìn)行處理，從而產(chǎn)生內(nèi)部時鐘；
過采樣模數(shù)轉(zhuǎn)換器，用于根據(jù)產(chǎn)生的內(nèi)部時鐘對產(chǎn)生的兩路正交模擬信號進(jìn)行過采樣模數(shù)轉(zhuǎn)換，從而將產(chǎn)生的兩路正交模擬信號轉(zhuǎn)換為兩路正交數(shù)字信號；
數(shù)字信號處理器，用于對兩路正交數(shù)字信號進(jìn)行數(shù)字濾波和抽取降頻；
復(fù)用并行模塊，用于根據(jù)產(chǎn)生的內(nèi)部時鐘對數(shù)字濾波和抽取降頻后的兩路正交數(shù)字信號進(jìn)行復(fù)用并行處理，從而生成一路數(shù)字信號輸出；
所述接收天線的輸出端依次通過射頻模擬前端子系統(tǒng)、過采樣模數(shù)轉(zhuǎn)換器和數(shù)字信號處理器進(jìn)而與所述復(fù)用并行模塊的輸入端連接；
所述內(nèi)部時鐘產(chǎn)生模塊的輸出端分別與所述過采樣模數(shù)轉(zhuǎn)換器的時鐘輸入端以及所述復(fù)用并行模塊的時鐘輸入端連接。其中，射頻模擬前端處理包括低噪聲放大、混頻和濾波等處理過程。而系統(tǒng)時鐘為一固定值，例如TD-SCDMA射頻芯片的系統(tǒng)時鐘為26MHz ;對系統(tǒng)時鐘進(jìn)行的處理包括分頻和倍頻處理。模數(shù)轉(zhuǎn)換器為過采樣模數(shù)轉(zhuǎn)換器，其采樣時鐘的頻率比外部時鐘(基帶芯片的時鐘)的頻率高，例如外部時鐘的頻率為5.12MHz,而過采樣模數(shù)轉(zhuǎn)換器的采樣時鐘為40.96MHz,以減輕射頻模擬前端處理子系統(tǒng)的負(fù)擔(dān)。數(shù)字信號處理器可為DSP芯片，其對經(jīng)過過采樣模數(shù)轉(zhuǎn)換器后的信號進(jìn)行數(shù)字濾波和抽取降頻。參照圖7，進(jìn)一步作為優(yōu)選的實施方式，所述內(nèi)部時鐘產(chǎn)生模塊包括:
分頻器，用于對系統(tǒng)時鐘進(jìn)行分頻處理，從而生成參考時鐘；
基帶鎖相環(huán)，用于對參考時鐘進(jìn)行倍頻處理，從而生成內(nèi)部時鐘；
所述分頻器的輸出端與所述基帶鎖相環(huán)的輸入端連接，所述基帶鎖相環(huán)的輸出端分別與所述復(fù)用并行模塊的時鐘輸入端和過采樣模數(shù)轉(zhuǎn)換器的時鐘輸入端連接。其中，射頻芯片中的系統(tǒng)時鐘，經(jīng)一個分頻器產(chǎn)生一個時鐘，作為基帶鎖相環(huán)的參考時鐘。在基帶打開接收通道前，這個參考時鐘將被提前打開，以保證基帶鎖相環(huán)有足夠的時間穩(wěn)定下來，使得過采樣模數(shù)轉(zhuǎn)換器在數(shù)據(jù)進(jìn)入射頻芯片前就能得到一個穩(wěn)定的過采樣時鐘。這樣就可以保證基帶開始接收有效數(shù)據(jù)時，經(jīng)過射頻芯片復(fù)用并行模塊后輸出的數(shù)據(jù)穩(wěn)定有效，完全不受外部時鐘的影響；而外部時鐘的打開時間也可以任意由基帶控制，完全不受限于射頻芯片工作狀態(tài)和性能。參照圖8，進(jìn)一步作為優(yōu)選的實施方式，所述復(fù)用并行模塊包括:
同步單元，用于根據(jù)基帶鎖相環(huán)產(chǎn)生的內(nèi)部時鐘對數(shù)字濾波和抽取降頻后的兩路正交數(shù)字信號進(jìn)行同步處理；
復(fù)用器，用于對同步處理后的兩路正交數(shù)字信號進(jìn)行復(fù)用處理，從而生成一路數(shù)字信號輸出；
所述同步單元的第一輸入端與所述數(shù)字信號處理器的輸出端連接，所述同步單元的第二輸入端與所述基帶鎖相環(huán)的輸出端連接，所述同步單元的輸出端與所述復(fù)用器的輸入端連接。其中，復(fù)用并行模塊利用在基帶芯片接收數(shù)據(jù)之前就已經(jīng)打開且穩(wěn)定的內(nèi)部時鐘，僅需要簡單的同步裝置就可以把IQ兩路信號復(fù)用并同步到外部時鐘上，而無需采用復(fù)雜的FIFO數(shù)據(jù)緩存器結(jié)構(gòu)，減小了芯片的面積和功耗。參照圖9，進(jìn)一步作為優(yōu)選的實施方式，所述復(fù)用并行模塊還包括第一 D觸發(fā)器、第二 D觸發(fā)器、非門、與門和計數(shù)器，所述第一 D觸發(fā)器的信號輸入端的信號由外部時鐘提供，所述第一 D觸發(fā)器的時鐘輸入端、第二 D觸發(fā)器的時鐘輸入端和所述計數(shù)器的第一輸入端均與所述基帶鎖相環(huán)的輸出端連接，所述第一 D觸發(fā)器的輸出端分別與所述第二 D觸發(fā)器的信號輸入端和非門的輸入端連接，所述非門的輸出端與所述與門的第一輸入端連接，所述第二 D觸發(fā)器的輸出端與所述與門的第二輸入端連接，所述與門的輸出端分別與所述計數(shù)器的第二輸入端和同步單元的輸入端連接，所述計數(shù)器的輸出端與所述復(fù)用器的輸入端連接。其中，外部時鐘是基帶芯片的時鐘，而第一 D觸發(fā)器、第二 D觸發(fā)器、非門、與門和計數(shù)器為同步單元和復(fù)用器提供輸入信號，計數(shù)器為循環(huán)計數(shù)器，能在計數(shù)器的輸出值為合適值時選擇合適的相位把IQ兩路數(shù)據(jù)復(fù)用到復(fù)用器的輸出端接口上，嚴(yán)格保證了數(shù)據(jù)按照接口標(biāo)準(zhǔn)對齊到外部時鐘上。參照圖10，進(jìn)一步作為優(yōu)選的實施方式，所述射頻模擬前端子系統(tǒng)包括:
射頻前端模塊，用于對接收的無線信號進(jìn)行射頻前端處理，從而生成兩路正交信號； 模擬抗混疊濾波器，用于對生成的兩路正交信號進(jìn)行抗混疊濾波；
所述接收天線的輸出端依次通過射頻前端模塊和模擬抗混疊濾波器進(jìn)而與所述過采樣模數(shù)轉(zhuǎn)換器的輸入端連接。其中，射頻前端處理包括對接收的無線信號進(jìn)行低噪聲放大、混頻和下變頻等操作，而為了減輕模擬抗混疊濾波器的抗混疊負(fù)擔(dān)，模數(shù)轉(zhuǎn)換器采用過采樣模數(shù)轉(zhuǎn)換器。參照圖11，一種數(shù)字接口射頻芯片的實現(xiàn)方法，其特征在于包括:
接收無線信號；
對接收的無線信號進(jìn)行射頻模擬前端處理，從而產(chǎn)生兩路正交模擬信號；
對系統(tǒng)時鐘進(jìn)行處理，從而產(chǎn)生內(nèi)部時鐘；
根據(jù)產(chǎn)生的內(nèi)部時鐘對產(chǎn)生的兩路正交模擬信號進(jìn)行過采樣模數(shù)轉(zhuǎn)換，從而將產(chǎn)生的兩路正交模擬信號轉(zhuǎn)換為兩路正交數(shù)字信號； 對兩路正交數(shù)字信號進(jìn)行數(shù)字濾波和抽取降頻；
根據(jù)產(chǎn)生的內(nèi)部時鐘對數(shù)字濾波和抽取降頻后的兩路正交數(shù)字信號進(jìn)行復(fù)用并行處理，從而生成一路數(shù)字信號輸出。參照圖12，進(jìn)一步作為優(yōu)選的實施方式，所述對系統(tǒng)時鐘進(jìn)行處理，從而產(chǎn)生內(nèi)部時鐘這一步驟，其包括:
對系統(tǒng)時鐘進(jìn)行分頻處理，從而生成參考時鐘；
對參考時鐘進(jìn)行倍頻處理，從而生成內(nèi)部時鐘。參照圖13，進(jìn)一步作為優(yōu)選的實施方式，所述根據(jù)產(chǎn)生的內(nèi)部時鐘對數(shù)字濾波和抽取降頻后的兩路正交數(shù)字信號進(jìn)行復(fù)用并行處理，從而生成一路數(shù)字信號輸出這一步驟，其包括:
根據(jù)產(chǎn)生的內(nèi)部時鐘對數(shù)字濾波和抽取降頻后的兩路正交數(shù)字信號進(jìn)行同步處理； 對同步處理后的兩路正交數(shù)字信號進(jìn)行復(fù)用處理，從而生成一路數(shù)字信號輸出。參照圖14，進(jìn)一步作為優(yōu)選的實施方式，所述對接收的無線信號進(jìn)行射頻模擬前端處理，從而產(chǎn)生兩路正交模擬信號這一步驟，其包括:
對接收的無線信號進(jìn)行射頻前端處理，從而生成兩路正交信號；
對生成的兩路正交信號進(jìn)行抗混疊濾波。本發(fā)明一種數(shù)字接口射頻芯片及其實現(xiàn)方法，能應(yīng)用于GSM系統(tǒng)、TD-SCDMA系統(tǒng)或其他3G或4G終端射頻芯片中，下面以TD-SCDMA系統(tǒng)終端射頻芯片為例，對本發(fā)明作詳細(xì)介紹:
為了節(jié)省管腳數(shù)，TD-SCDMA數(shù)字接口射頻芯片采用10比特IQ復(fù)用并行方式輸出?；鶐璋凑?倍碼片速率(1.28Mcps)來處理數(shù)據(jù)，即下行數(shù)據(jù)輸出速率為5.12MHz (IQ數(shù)據(jù)交織輸出，各占半個5.12MHz時鐘周期)。為了減輕前級抗混疊濾波器抗混疊的負(fù)擔(dān)，本發(fā)明的射頻芯片將采用8倍過采樣模數(shù)轉(zhuǎn)換器將射頻前端模擬信號轉(zhuǎn)換為數(shù)字信號以進(jìn)行處理，因此需要一個5.12MHz * 8 = 40.96MHz的內(nèi)部時鐘。該內(nèi)部時鐘的產(chǎn)生過程如下:TD-SCDMA系統(tǒng)數(shù)字接口射頻芯片的26MHz系統(tǒng)時鐘，首先經(jīng)一個sigma-delta結(jié)構(gòu)的小數(shù)分頻器產(chǎn)生一個內(nèi)部5.12MHz時鐘，然后將5.12MHz時鐘送到基帶鎖相環(huán)后進(jìn)行倍頻，從而生成40.96MHz的內(nèi)部時鐘。而過采樣模數(shù)轉(zhuǎn)換器輸出40.96MHz的數(shù)據(jù)經(jīng)8倍抽取降頻和數(shù)字濾波(數(shù)字信號處理器)后產(chǎn)生5.12MHz速率的IQ基帶數(shù)據(jù)，經(jīng)復(fù)用并行模塊后輸出10比特IQ復(fù)用數(shù)據(jù)。TD-SCDMA系統(tǒng)終端芯片利用在基帶芯片接收數(shù)據(jù)之前就已經(jīng)打開且穩(wěn)定的40.96MHz內(nèi)部時鐘，僅需要簡單的同步裝置就可以把IQ兩路數(shù)據(jù)復(fù)用并同步到外部
5.12MHz時鐘上，而無需采用復(fù)雜的FIFO (先進(jìn)先出數(shù)據(jù)緩存器)結(jié)構(gòu)。圖15為TD-SCDMA系統(tǒng)終端芯片在正常情況下的工作時序圖。如圖15所示，TD-SCDMA系統(tǒng)終端芯片以外部時鐘(5.12MHz)作為信號輸入，在基帶鎖相環(huán)產(chǎn)生的內(nèi)部時鐘(40.96MHz)的域內(nèi)產(chǎn)生一個寬度為24.4ns，周期為5.12MHz的同步信號脈沖SYNC (即圖9中的與門的輸出端脈沖)。而經(jīng)過數(shù)字信號處理器后的I路和Q路數(shù)據(jù)(5.12MHz速率)將對齊到這個同步脈沖的下降沿(設(shè)對齊后的數(shù)據(jù)即復(fù)用器的輸入數(shù)據(jù)為I_40M和Q_40M)。同時為了保證復(fù)用并行模塊輸出的10比特復(fù)用數(shù)據(jù)能被外部時鐘的下降沿采到I路數(shù)據(jù)，上升沿采到Q路數(shù)據(jù)，如圖15所示，SYNC的下降沿還將觸發(fā)一個7到O的減法循環(huán)計數(shù)器，在減法循環(huán)計數(shù)器的輸出標(biāo)志COUNT為合適的值時把I_40M和Q_40M進(jìn)行復(fù)用并輸出到10比特IQ復(fù)用數(shù)據(jù)接口。由于40.96MHz內(nèi)部時鐘是射頻芯片本身所需的時鐘，因此采用此方法實現(xiàn)的同步裝置并不會增加額外的電路。此外，如圖16所示，TD-SCDMA系統(tǒng)終端芯片在異常情況(外部時鐘有毛刺I)下能做相應(yīng)調(diào)整，使得射頻芯片輸出的數(shù)據(jù)自動跟隨外部時鐘的相位變化而變化。如圖16所示，減法循環(huán)計數(shù)器的輸出標(biāo)志COUNT將以40.96MHz的速率翻轉(zhuǎn)，在每個SYNC脈沖的下降沿處COUNT都會復(fù)位為7，不管當(dāng)前計數(shù)器計數(shù)到多少(而圖15在SYNC脈沖的下降沿處COUNT復(fù)位為7的情況只會在計數(shù)器同時計數(shù)到O時發(fā)生)。因此40.96MHz時鐘把外部5.12MHz時鐘固定地分成8個相位，使得內(nèi)部IQ數(shù)據(jù)在合適的相位(C0UNT=5或I)復(fù)用輸出到10比特的IQ復(fù)用數(shù)據(jù)接口上，保證了外部時鐘(5.12MHz)上下沿有充足的時間裕量(建立時間和保持時間)采集到復(fù)用并行模塊輸出的10比特IQ復(fù)用數(shù)據(jù)。因此，即使基帶由于調(diào)相而產(chǎn)生了外部5.12MHz時鐘GLITCH，復(fù)用并行模塊也能使基帶快速重新對齊數(shù)據(jù)。與現(xiàn)有的技術(shù)相比，應(yīng)用本發(fā)明的TD-SCDMA系統(tǒng)射頻芯片具有以下優(yōu)點:
(1)TD-SCDMA系統(tǒng)終端芯片利用在基帶芯片接收數(shù)據(jù)之前就已經(jīng)打開且穩(wěn)定的40.96MHz內(nèi)部時鐘，僅需要簡單的同步裝置就可以把IQ兩路數(shù)據(jù)復(fù)用并同步到外部
5.12MHz時鐘上，摒棄了 FIFO的使用，減少了射頻芯片的面積和功耗；
(2)基帶鎖相環(huán)可以穩(wěn)定的工作，而不會因為外部5.12MHz時鐘的啟停和毛刺會造成基帶鎖相環(huán)重鎖從而導(dǎo)致數(shù)據(jù)紊亂；
(3)能自動跟隨外部5.12MHz時鐘的下降沿，當(dāng)基帶由于調(diào)相而產(chǎn)生了外部5.12MHz時鐘毛刺時，能快速重新對齊數(shù)據(jù)。以上是對本發(fā)明的較佳實施進(jìn)行了具體說明，但本發(fā)明創(chuàng)造并不限于所述實施例，熟悉本領(lǐng)域的技術(shù)人員在不違背本發(fā)明精神的前提下還可做作出種種的等同變形或替換，這些等同的變形或替換均包含在本申請權(quán)利要求所限定的范圍內(nèi)。
權(quán)利要求
1.一種數(shù)字接口射頻芯片，其特征在于:該射頻芯片包括接收天線、射頻模擬前端子系統(tǒng)和模擬基帶子系統(tǒng)，所述模擬基帶子系統(tǒng)包括過采樣模數(shù)轉(zhuǎn)換器、內(nèi)部時鐘產(chǎn)生模塊、數(shù)字信號處理器和復(fù)用并行模塊，其中: 接收天線，用于接收無線信號； 射頻模擬前端子系統(tǒng)，用于對接收的無線信號進(jìn)行射頻模擬前端處理，從而產(chǎn)生兩路正交模擬信號； 內(nèi)部時鐘產(chǎn)生模塊，用于對系統(tǒng)時鐘進(jìn)行處理，從而產(chǎn)生內(nèi)部時鐘； 過采樣模數(shù)轉(zhuǎn)換器，用于根據(jù)產(chǎn)生的內(nèi)部時鐘對產(chǎn)生的兩路正交模擬信號進(jìn)行過采樣模數(shù)轉(zhuǎn)換，從而將產(chǎn)生的兩路正交模擬信號轉(zhuǎn)換為兩路正交數(shù)字信號； 數(shù)字信號處理器，用于對兩路正交數(shù)字信號進(jìn)行數(shù)字濾波和抽取降頻； 復(fù)用并行模塊，用于根據(jù)產(chǎn)生的內(nèi)部時鐘對數(shù)字濾波和抽取降頻后的兩路正交數(shù)字信號進(jìn)行復(fù)用并行處理，從而生成一路數(shù)字信號輸出； 所述接收天線的輸出端依次通過射頻模擬前端子系統(tǒng)、過采樣模數(shù)轉(zhuǎn)換器和數(shù)字信號處理器進(jìn)而與所述復(fù)用并行模塊的輸入端連接； 所述內(nèi)部時鐘產(chǎn)生模塊的輸出端分別與所述過采樣模數(shù)轉(zhuǎn)換器的時鐘輸入端以及所述復(fù)用并行模塊的時鐘輸入端連接。
2.根據(jù)權(quán)利要求1所述的一種數(shù)字接口射頻芯片,其特征在于:所述內(nèi)部時鐘產(chǎn)生模塊包括: 分頻器，用于對系統(tǒng)時鐘進(jìn)行分頻處理，從而生成參考時鐘； 基帶鎖相環(huán)，用于對參考時鐘進(jìn)行倍頻處理，從而生成內(nèi)部時鐘； 所述分頻器的輸出端與所述基帶鎖相環(huán)的輸入端連接，所述基帶鎖相環(huán)的輸出端分別與所述復(fù)用并行模塊的時鐘輸入端和過采樣模數(shù)轉(zhuǎn)換器的時鐘輸入端連接。
3.根據(jù)權(quán)利要求2所述的一種數(shù)字接口射頻芯片，其特征在于:所述復(fù)用并行模塊包括: 同步單元，用于根據(jù)基帶鎖相環(huán)產(chǎn)生的內(nèi)部時鐘對數(shù)字濾波和抽取降頻后的兩路正交數(shù)字信號進(jìn)行同步處理； 復(fù)用器，用于對同步處理后的兩路正交數(shù)字信號進(jìn)行復(fù)用處理，從而生成一路數(shù)字信號輸出； 所述同步單元的第一輸入端與所述數(shù)字信號處理器的輸出端連接，所述同步單元的第二輸入端與所述基帶鎖相環(huán)的輸出端連接，所述同步單元的輸出端與所述復(fù)用器的輸入端連接。
4.根據(jù)權(quán)利要求3所述的一種數(shù)字接口射頻芯片，其特征在于:所述復(fù)用并行模塊還包括第一 D觸發(fā)器、第二 D觸發(fā)器、非門、與門和計數(shù)器，所述第一 D觸發(fā)器的信號輸入端的信號由外部時鐘提供，所述第一 D觸發(fā)器的時鐘輸入端、第二 D觸發(fā)器的時鐘輸入端和所述計數(shù)器的第一輸入端均與所述基帶鎖相環(huán)的輸出端連接，所述第一 D觸發(fā)器的輸出端分別與所述第二 D觸發(fā)器的信號輸入端和非門的輸入端連接，所述非門的輸出端與所述與門的第一輸入端連接，所述第二 D觸發(fā)器的輸出端與所述與門的第二輸入端連接，所述與門的輸出端分別與所述計數(shù)器的第二輸入端和同步單元的輸入端連接，所述計數(shù)器的輸出端與所述復(fù)用器的輸入端連接。
5.根據(jù)權(quán)利要求1-4任一項所述的一種數(shù)字接口射頻芯片，其特征在于:所述射頻模擬iu端子系統(tǒng)包括: 射頻前端模塊，用于對接收的無線信號進(jìn)行射頻前端處理，從而生成兩路正交信號； 模擬抗混疊濾波器，用于對生成的兩路正交信號進(jìn)行抗混疊濾波； 所述接收天線的輸出端依次通過射頻前端模塊和模擬抗混疊濾波器進(jìn)而與所述過采樣模數(shù)轉(zhuǎn)換器的輸入端連接。
6.一種數(shù)字接口射頻芯片的實現(xiàn)方法，其特征在于包括: 接收無線信號； 對接收的無線信號進(jìn)行射頻模擬前端處理，從而產(chǎn)生兩路正交模擬信號； 對系統(tǒng)時鐘進(jìn)行處理，從而產(chǎn)生內(nèi)部時鐘； 根據(jù)產(chǎn)生的內(nèi)部時鐘對產(chǎn)生的兩路正交模擬信號進(jìn)行過采樣模數(shù)轉(zhuǎn)換，從而將產(chǎn)生的兩路正交模擬信號轉(zhuǎn)換為兩路正交數(shù)字信號； 對兩路正交數(shù)字信號進(jìn)行數(shù)字濾波和抽取降頻； 根據(jù)產(chǎn)生的內(nèi)部時鐘對數(shù)字濾波和抽取降頻后的兩路正交數(shù)字信號進(jìn)行復(fù)用并行處理，從而生成一路數(shù)字信號輸出。
7.根據(jù)權(quán)利要求6所述的一種數(shù)字接口射頻芯片的實現(xiàn)方法，其特征在于:所述對系統(tǒng)時鐘進(jìn)行處理，從而產(chǎn)生內(nèi)部時鐘這一步驟，其包括: 對系統(tǒng)時鐘進(jìn)行分頻處理，從而生成參考時鐘； 對參考時鐘進(jìn)行倍頻處理，從而生成內(nèi)部時鐘。
8.根據(jù)權(quán)利要求7所述的一種數(shù)字接口射頻芯片的實現(xiàn)方法，其特征在于:所述根據(jù)產(chǎn)生的內(nèi)部時鐘對數(shù)字濾波和抽取降頻后的兩路正交數(shù)字信號進(jìn)行復(fù)用并行處理，從而生成一路數(shù)字信號輸出這一步驟，其包括: 根據(jù)產(chǎn)生的內(nèi)部時鐘對數(shù)字濾波和抽取降頻后的兩路正交數(shù)字信號進(jìn)行同步處理； 對同步處理后的兩路正交數(shù)字信號進(jìn)行復(fù)用處理，從而生成一路數(shù)字信號輸出。
9.根據(jù)權(quán)利要求6-8任一項所述的一種數(shù)字接口射頻芯片的實現(xiàn)方法，其特征在于:所述對接收的無線信號進(jìn)行射頻模擬前端處理，從而產(chǎn)生兩路正交模擬信號這一步驟，其包括: 對接收的無線信號進(jìn)行射頻前端處理，從而生成兩路正交信號； 對生成的兩路正交信號進(jìn)行抗混疊濾波。
全文摘要
本發(fā)明公開了一種數(shù)字接口射頻芯片及其實現(xiàn)方法，本發(fā)明的數(shù)字接口射頻芯片，包括接收天線、射頻模擬前端子系統(tǒng)和模擬基帶子系統(tǒng)，模擬基帶子系統(tǒng)包括過采樣模數(shù)轉(zhuǎn)換器、內(nèi)部時鐘產(chǎn)生模塊、數(shù)字信號處理器和復(fù)用并行模塊，接收天線的輸出端依次通過射頻模擬前端子系統(tǒng)、過采樣模數(shù)轉(zhuǎn)換器和數(shù)字信號處理器進(jìn)而與復(fù)用并行模塊的輸入端連接；內(nèi)部時鐘產(chǎn)生模塊的輸出端分別與過采樣模數(shù)轉(zhuǎn)換器的時鐘輸入端以及復(fù)用并行模塊的時鐘輸入端連接。本發(fā)明的數(shù)字接口射頻芯片以射頻芯片內(nèi)部產(chǎn)生的時鐘作為參考時鐘，能保證基帶芯片數(shù)據(jù)采集的正確性；無需采用復(fù)雜的FIFO結(jié)構(gòu)，結(jié)構(gòu)簡單、易于集成，降低了成本和功耗。本發(fā)明可廣泛應(yīng)用于通信技術(shù)領(lǐng)域。
文檔編號H04L7/033GK103209070SQ20131008236
公開日2013年7月17日 申請日期2013年3月14日 優(yōu)先權(quán)日2013年3月14日
發(fā)明者陳弟虎, 郭建平, 黃沫, 王昭 申請人:中山大學(xué)