專利名稱：一種變速率變路數(shù)數(shù)字分路裝置的制作方法
技術(shù)領(lǐng)域：
本實用新型公開了一種變速率變路數(shù)數(shù)字分路裝置。
背景技術(shù)：
星載軟件化處理轉(zhuǎn)發(fā)器技術(shù)可以通過處理軟件注入方式來解決衛(wèi)星軟件在軌功能固定的問題，這樣可以大大擴(kuò)展衛(wèi)星通信系統(tǒng)使用的靈活性。另外，采用標(biāo)準(zhǔn)化、模塊化的硬件和軟件設(shè)計單元作為基本功能模塊，通過一定數(shù)量的基本功能模塊相互配合達(dá)到總的星上處理能力。FDMA是一種非常重要的衛(wèi)星通信多址方式，采用FDMA可以減小衛(wèi)星通信系統(tǒng)的復(fù)雜度，降低終端的重量、體積和功耗，非常適合移動通信和便攜式通信。因此，F(xiàn)DMA波形軟件包的開發(fā)是整個星載軟件化處理轉(zhuǎn)發(fā)器技術(shù)波形軟件包的重要組成部分。星載軟件化處理轉(zhuǎn)發(fā)器技術(shù)中的FDMA軟件波形包主要包括多載波的數(shù)字分路、多載波全數(shù)字解調(diào)以及多載波譯碼。多載波數(shù)字分路是整個FDMA軟件波形包重要組成部分，通常用FPGA來實現(xiàn)。現(xiàn)有數(shù)字分路方法多根據(jù)項目的具體需求，設(shè)計對應(yīng)于項目技術(shù)指標(biāo)的數(shù)字分路的實現(xiàn)結(jié)構(gòu)。這樣的設(shè)計實現(xiàn)結(jié)構(gòu)往往不具有通用性，如果技術(shù)指標(biāo)有所變化則需要重新設(shè)計，降低了設(shè)計效率。例如文獻(xiàn)1“A Novel ASIC for all-digital onboard Multicarrier Demodulation of Symbol-Synchronous FDMA" (F. Quaranta, Alenia Spazio)給出了一種針對特定的3種速率進(jìn)行數(shù)字分路實現(xiàn)結(jié)構(gòu)，采用ASIC的實現(xiàn)方式 (實現(xiàn)流程圖如圖2)；文獻(xiàn)2“用TMS320C6X實現(xiàn)2m路信號全數(shù)字化整體解調(diào)算法研究”(周德鎖，田紅心，劉強，易克初，西安電子科技大學(xué)綜合業(yè)務(wù)網(wǎng)國家重點實驗室，西安，電子學(xué)報，2000年第1期)以DSP為實現(xiàn)主，進(jìn)行了 32路，每路4. 8Kbps的數(shù)字分路。在相同的總帶寬下，針對不同的業(yè)務(wù)及終端類型，F(xiàn)DMA中載波的個數(shù)及每個載波的速率將不同，因此對應(yīng)的多載波數(shù)字分路的階數(shù)和速率將不同。

實用新型內(nèi)容本實用新型的技術(shù)解決問題是克服現(xiàn)有技術(shù)的不足，提供了一種變速率變路數(shù)數(shù)字分路裝置。采用本實用新型實現(xiàn)了對低速變速率、變路數(shù)的多載波數(shù)字分路設(shè)備的通用設(shè)計。本實用新型的技術(shù)解決方案是一種變速率變路數(shù)數(shù)字分路裝置，包括輸入數(shù)據(jù)緩沖輸出器、輸入控制信號解析模塊、輸入數(shù)據(jù)緩存輸出控制模塊、濾波器系數(shù)存儲器、濾波器系數(shù)輸出控制模塊、乘累加模塊、FFT變換模塊和系數(shù)調(diào)整模塊。輸入控制信號解析模塊，接收輸入的分路階數(shù)控制字N、抽取因子控制字M和原型濾波器系數(shù)長度L ；輸出分路階數(shù)控制字N、抽取因子控制字M、每組原型濾波器長度Q，其中，L = Q*N ；[0010]輸入數(shù)據(jù)緩沖輸出控制模塊，根據(jù)分路階數(shù)控制字N、抽取因子控制字M以及每組原型濾波器長度Q，產(chǎn)生控制輸入數(shù)據(jù)緩沖輸出器的讀地址信號，其中，M、N、Q分別控制每個分路輸出數(shù)據(jù)產(chǎn)生的間隔，多相的個數(shù)和參與每組多相濾波的數(shù)據(jù)點的個數(shù)；并將產(chǎn)生的乘累加輸出控制標(biāo)志信號flagjiiac和FFT變換間隔標(biāo)志信號f lag_ifft分別輸出到乘累加模塊；其中，當(dāng)輸入數(shù)據(jù)緩沖器，每產(chǎn)生Q個多相輸入數(shù)據(jù)，就輸出一個flagjiiac標(biāo)志信號；每產(chǎn)生N個f lagjiiac標(biāo)志信號就產(chǎn)生一個f IagjfTt信號；輸入數(shù)據(jù)緩沖輸出器，將接收的輸入采樣數(shù)據(jù)進(jìn)行緩存，并根據(jù)接收到的讀地址信號將采樣數(shù)據(jù)分組后的多相輸入數(shù)據(jù)輸出到乘累加模塊；濾波器系數(shù)輸出控制模塊，根據(jù)輸入控制信號解析模塊產(chǎn)生的分路階數(shù)控制字N 和每組原型濾波器長度Q，產(chǎn)生輸出到濾波器系數(shù)存儲器的讀地址信號；濾波器系數(shù)存儲器，根據(jù)接收到的由濾波器系數(shù)輸出控制模塊產(chǎn)生的讀地址信號將存儲的濾波器系數(shù)分組輸出到乘累加模塊；乘累加模塊，利用濾波器系數(shù)存儲器輸出的濾波器系數(shù)和輸入的每組原型濾波器長度Q、乘累加輸出控制標(biāo)志信號flagjiiac對輸入數(shù)據(jù)緩沖輸出模塊輸出的多相輸入數(shù)據(jù)進(jìn)行乘累加處理；并將乘累加處理后獲得的IFFT變換輸入信號和接收到的FFT變換間隔標(biāo)志信號flag_ifft輸出到可變階數(shù)FFT變換模塊；可變階數(shù)FFT變換模塊，將接收到的FFT變換間隔標(biāo)志信號flag_ifft作為IFFT 變換開始標(biāo)志信號，并在分路個數(shù)信號控制下，對從乘累加模塊輸入的IFFT變換輸入信號進(jìn)行分路處理后，將獲得的IFFT變換輸出信號和輸出到系數(shù)調(diào)整模塊；系數(shù)調(diào)整模塊，在接收到IFFT變換輸出有效指示信號時，利用接收到分路階數(shù)控制字N和抽取因子控制字M對可變階數(shù)FFT變換模塊輸入的IFFT變換輸出信號進(jìn)行移相后將形成的數(shù)字分路信號輸出。本實用新型與現(xiàn)有技術(shù)相比具有如下優(yōu)點(1)本實用新型是在一般數(shù)字分路原理的基礎(chǔ)上，結(jié)合FPGA器件的使用特性，利用FPGA器件速率與資源可以互換的特點，設(shè)計出了一種適合于低速可變速率、可變路數(shù)的通用數(shù)字分路FPGA實現(xiàn)結(jié)構(gòu)。對于該實現(xiàn)結(jié)構(gòu)，用戶不需要重新設(shè)計FPGA程序，只需要改變輸入控制參數(shù)(包括濾波器階數(shù)N、抽取因子M、原型濾波器長度L以及系統(tǒng)最高工作時鐘fw。rt與輸入時鐘fmain的關(guān)系控制字W)，就可以實現(xiàn)不同速率，不同路數(shù)信號的數(shù)字分路， 能大大節(jié)約用戶的開發(fā)時間，提高設(shè)計效率。(2)本實用新型在進(jìn)行多相濾波時，利用FPGA器件速率與資源可以互換的特點， 將傳統(tǒng)的采用低速并行橫向濾波器的實現(xiàn)方式改為高速串行乘累加實現(xiàn)方式，整個多相濾波緊需要2個乘法器，大大節(jié)省了硬件資源的開銷。

圖1為本實用新型結(jié)構(gòu)圖；圖2為國外某衛(wèi)星系統(tǒng)基于特定速率，特定路數(shù)的分路實現(xiàn)流程圖；圖3為輸入控制信號解析模塊示意圖；圖4為輸入數(shù)據(jù)緩沖器模塊示意圖；圖5為輸入數(shù)據(jù)緩沖輸出控制模塊示意圖；[0025]圖6為濾波器系數(shù)存儲器模塊示意圖；圖7為濾波器系數(shù)存儲器輸出控制模塊示意圖；圖8為乘累加模塊示意圖；圖9為系數(shù)調(diào)整模塊示意圖。
具體實施方式
下面就結(jié)合附圖對本實用新型做進(jìn)一步介紹。數(shù)字分路中對應(yīng)于每路輸出信號的數(shù)學(xué)表達(dá)式如下
權(quán)利要求1.一種變速率變路數(shù)數(shù)字分路裝置，其特征在于包括輸入數(shù)據(jù)緩沖輸出器、輸入控制信號解析模塊、輸入數(shù)據(jù)緩存輸出控制模塊、濾波器系數(shù)存儲器、濾波器系數(shù)輸出控制模塊、乘累加模塊、FFT變換模塊和系數(shù)調(diào)整模塊。輸入控制信號解析模塊，接收輸入的分路階數(shù)控制字N、抽取因子控制字M和原型濾波器系數(shù)長度L ；輸出分路階數(shù)控制字N、抽取因子控制字M、每組原型濾波器長度Q，其中，L =Q*N ；輸入數(shù)據(jù)緩沖輸出控制模塊，根據(jù)分路階數(shù)控制字N、抽取因子控制字M以及每組原型濾波器長度Q，產(chǎn)生控制輸入數(shù)據(jù)緩沖輸出器的讀地址信號，其中，M、N、Q分別控制每個分路輸出數(shù)據(jù)產(chǎn)生的間隔，多相的個數(shù)和參與每組多相濾波的數(shù)據(jù)點的個數(shù)；并將產(chǎn)生的乘累加輸出控制標(biāo)志信號flagjiiac和FFT變換間隔標(biāo)志信號flag_ifft分別輸出到乘累加模塊；其中，當(dāng)輸入數(shù)據(jù)緩沖器，每產(chǎn)生Q個多相輸入數(shù)據(jù)，就輸出一個flag_mac標(biāo)志信號； 每產(chǎn)生N個flagjiiac標(biāo)志信號就產(chǎn)生一個f IagjfTt信號；輸入數(shù)據(jù)緩沖輸出器，將接收的輸入采樣數(shù)據(jù)進(jìn)行緩存，并根據(jù)接收到的讀地址信號將采樣數(shù)據(jù)分組后的多相輸入數(shù)據(jù)輸出到乘累加模塊；濾波器系數(shù)輸出控制模塊，根據(jù)輸入控制信號解析模塊產(chǎn)生的分路階數(shù)控制字N和每組原型濾波器長度Q，產(chǎn)生輸出到濾波器系數(shù)存儲器的讀地址信號；濾波器系數(shù)存儲器，根據(jù)接收到的由濾波器系數(shù)輸出控制模塊產(chǎn)生的讀地址信號將存儲的濾波器系數(shù)分組輸出到乘累加模塊；乘累加模塊，利用濾波器系數(shù)存儲器輸出的濾波器系數(shù)和輸入的每組原型濾波器長度 Q、乘累加輸出控制標(biāo)志信號flagjiiac對輸入數(shù)據(jù)緩沖輸出模塊輸出的多相輸入數(shù)據(jù)進(jìn)行乘累加處理；并將乘累加處理后獲得的IFFT變換輸入信號和接收到的FFT變換間隔標(biāo)志信號flag_ifTt輸出到可變階數(shù)FFT變換模塊；可變階數(shù)FFT變換模塊，將接收到的FFT變換間隔標(biāo)志信號f Iagjfft作為IFFT變換開始標(biāo)志信號，并在分路個數(shù)信號控制下，對從乘累加模塊輸入的IFFT變換輸入信號進(jìn)行分路處理后，將獲得的IFFT變換輸出信號和輸出到系數(shù)調(diào)整模塊；系數(shù)調(diào)整模塊，在接收到IFFT變換輸出有效指示信號時，利用接收到分路階數(shù)控制字 N和抽取因子控制字M對可變階數(shù)FFT變換模塊輸入的IFFT變換輸出信號進(jìn)行移相后將形成的數(shù)字分路信號輸出。
2.根據(jù)權(quán)利要求1所述的一種變速率變路數(shù)數(shù)字分路裝置，其特征在于所述輸入數(shù)據(jù)緩沖輸出控制模塊產(chǎn)生的數(shù)據(jù)緩沖輸出器的讀地址信號和所述濾波器系數(shù)輸出控制模塊產(chǎn)生的濾波器系數(shù)存儲器的讀地址信號根據(jù)下式確定 ρ-ι
3.根據(jù)權(quán)利要求1所述的一種變速率變路數(shù)數(shù)字分路裝置，其特征在于所述系數(shù)調(diào)整模塊根據(jù)下式對輸入的串行IFFT變換輸出信號進(jìn)行串行移相處理
專利摘要本實用新型公開了一種變速率變路數(shù)數(shù)字分路裝置，包括輸入數(shù)據(jù)緩沖輸出器、輸入控制信號解析模塊、輸入數(shù)據(jù)緩存輸出控制模塊、濾波器系數(shù)存儲器、濾波器系數(shù)輸出控制模塊、FFT變換模塊、系數(shù)調(diào)整模塊和乘累加模塊。采用本實用新型實現(xiàn)了對低速變速率、變路數(shù)的多載波數(shù)字分路設(shè)備的通用設(shè)計。
文檔編號H04L5/00GK202218240SQ20112033316
公開日2012年5月9日 申請日期2011年9月6日 優(yōu)先權(quán)日2011年9月6日
發(fā)明者孫洋, 惠騰飛, 王戰(zhàn)強, 翟盛華, 賴曉玲 申請人:西安空間無線電技術(shù)研究所