專利名稱：鴛鴦線錯接檢測方法、裝置及基站子系統(tǒng)的制作方法
技術領域：
本發(fā)明涉及通信領域，特別涉及E1/T1鴛鴦線錯接檢測技術。
背景技術：
目前，基站與基站控制器之間，經(jīng)常采用E1/T1鏈路連接。El是歐洲的脈沖編碼 調(diào)制多路復用系統(tǒng)數(shù)字體系一次群(或稱鑒群)的帶寬速率標準，它包含32個64kbit/s 的信道，一次群的帶寬速率為2.048Mbit/s。一個El的幀長為256個bit，分為32個時隙， 一個時隙為8個bit。每秒有8k個El的幀通過接口，即8K*256 = 2048kbps。每個時隙在 El幀中占8bit，8*8k = 64k，即一條El中含有32個64K。在HDLC傳輸方式中，El有雙幀 和CRC復幀，在El基本幀0時隙用于傳輸幀同步信號，其余31個時隙可以用于數(shù)據(jù)傳輸。
Tl與El類似，是一種脈沖編碼調(diào)制多路復用系統(tǒng)數(shù)字體系一次群(或稱鑒群)的 帶寬速率標準，不同的是，它是北美、日本的標準，包含24個電話信道(每個信道為64kbit/ s)，帶寬速率為1. 544Mbit/s。一條E1/T1鏈路分接收和發(fā)送兩個方向的物理鏈路，鴛鴦線錯接是指多條線路收 發(fā)線連接錯亂的情況。例如，如圖1所示，E1/T1鏈路1的發(fā)送(TX)與對端鏈路2號的接 收(RX)對接，鏈路1的RX與對端的鏈路1的TX對接。在鴛鴦線錯接情況下，表面上無告警，但業(yè)務卻無法正常運作，影響較大。部分廠家提出在E1/T1芯片上插入數(shù)據(jù)進行傳輸，在對端設置環(huán)回，檢測環(huán)回的 數(shù)據(jù)確定是否存在鴛鴦線錯接。發(fā)明人發(fā)現(xiàn)，這種方案只能適用于E1/T1鏈路數(shù)較少的情況，而不能適用于E1/T1 鏈路數(shù)較多的情況。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的一方面提供了一種鴛鴦線錯接檢測方法，可以離線檢測E1/T1 鏈路是否出現(xiàn)鴛鴦線錯接，該方法包括在E1/T1鏈路Xl用于傳輸數(shù)據(jù)的第Y時隙的發(fā)送緩存中寫入測試數(shù)據(jù)，所述El/ Tl鏈路Xl是編號為Xl的一條E1/T1鏈路，所述測試數(shù)據(jù)對應于所述Xl ；所述發(fā)送緩存通過E1/T1芯片的鏈路Xl的第Y時隙向?qū)Χ税l(fā)送所述測試數(shù)據(jù)；所述E1/T1鏈路Xl的接收緩存，通過所述E1/T1芯片的鏈路Xl接收所述對端環(huán) 回的第Y時隙的數(shù)據(jù)，如果所述對端環(huán)回的第Y時隙的數(shù)據(jù)對應于El/τι鏈路X2的編號， 則所述E1/T1鏈路Xl和所述E1/T1鏈路X2存在鴛鴦線錯接。本發(fā)明的另一方面，提供了一種，鴛鴦線錯接檢測裝置，所述裝置與E1/T1芯片相 連，所述裝置包括發(fā)送緩存模塊，用于寫入測試數(shù)據(jù)，通過E1/T1芯片的鏈路Xl的第Y時隙，向?qū)Χ?發(fā)送測試數(shù)據(jù)，所述測試數(shù)據(jù)對應于所述Xl ；接收緩存模塊，用于通過所述E1/T1芯片的鏈路Xl接收所述對端環(huán)回的第Y時隙的數(shù)據(jù)，如果所述對端環(huán)回的第Y時隙的數(shù)據(jù)對應于El/τι鏈路X2的編號，所述E1/T1鏈 路Xl與所述E1/T1鏈路X2存在鴛鴦線錯接。本發(fā)明的又一方面，提供了 一種基站子系統(tǒng)，包括上述的裝置。上述的方法、裝置以及基站子系統(tǒng)，可以方便的離線檢測是否存在鴛鴦線錯接。


圖1是El中現(xiàn)有的鴛鴦線的連接方式；圖2是檢測鴛鴦線錯接的方法流程示意圖；圖3是檢測鴛鴦線錯接的裝置結構示意圖；圖4是另一鴛鴦線錯接檢測裝置結構示意圖；圖5是包括鴛鴦線錯接檢測裝置的基站子系統(tǒng)的結構示意圖。
具體實施例方式為使本發(fā)明的目的、技術方案和優(yōu)點更加清楚，下面將結合附圖對本發(fā)明作進一 步地詳細描述。在本發(fā)明的實施例中，E1/T1指El或Tl，E1/T1鏈路指El鏈路或Tl鏈路，E1/T1 鏈路Xl表示編號為Xl的一條El/τι鏈路，第Y時隙表示第Y個時隙。作為一個示例，本實施例提供了一種離線檢測E1/T1鴛鴦線錯接檢測方法，請參 見圖2，該方法包括如下步驟步驟S201，在E1/T1鏈路Xl用于傳輸數(shù)據(jù)的第Y時隙的發(fā)送緩存中寫入測試數(shù)據(jù)。E1/T1鏈路的時隙都有對應的發(fā)送緩存，在第Y時隙所對應的發(fā)送緩存中寫入測 試數(shù)據(jù)。發(fā)送緩存與E1/T1芯片相連，可以通過E1/T1芯片向?qū)Χ税l(fā)送數(shù)據(jù)。其中，El可 以有32個時隙，時隙0用于傳輸幀同步信號，因此不可用于寫入測試數(shù)據(jù)，其余的31個時 隙，為用于傳輸數(shù)據(jù)的時隙，都可以寫入測試數(shù)據(jù)；而對于Tl，時隙1-時隙24的任一時隙 可以用于寫入測試數(shù)據(jù)。該測試數(shù)據(jù)對應于該E1/T1鏈路的編號XI，例如，如果該E1/T1鏈路的編號為2， 則該測試數(shù)據(jù)可以為2，或者和2存在一一對應關系的一個數(shù)字。插入的數(shù)據(jù)格式，可以采用無符號整數(shù)型(Unsigned Int)，位長可以為8比特，也 可以是16比特。S202，通過E1/T1芯片的鏈路Xl的第Y時隙向?qū)Χ税l(fā)送所述測試數(shù)據(jù)。一個E1/T1芯片可以存在多個鏈路，發(fā)送緩存通過E1/T1芯片的鏈路Xl的第Y時 隙，將測試數(shù)據(jù)發(fā)送到對端。S203，接收緩存通過E1/T1芯片的鏈路Xl接收對端環(huán)回的第Y時隙的數(shù)據(jù)。通過配置命令，將所有的E1/T1鏈路設置為遠端環(huán)回，對端在接收到數(shù)據(jù)后，通過 對端的E1/T1芯片的鏈路XI，將接收到的測試數(shù)據(jù)通過第Y時隙轉(zhuǎn)發(fā)給發(fā)送方。接收緩存，通過E1/T1芯片的鏈路Xl接收對端環(huán)回的第Y時隙的數(shù)據(jù)，如果從第 Y時隙獲取的數(shù)據(jù)對應于El/τι鏈路X2的編號，則E1/T1鏈路Xl和E1/T1鏈路的X2之間 存在鴛鴦線錯接。
進一步的，如果步驟S203獲取的數(shù)據(jù)對應于步驟S201被測試的E1/T1鏈路的編 號XI，則可以判斷E1/T1鏈路Xl連接正常。
進一步的，如果第Y時隙的比特位為8位，步驟S203獲取的數(shù)據(jù)為默認值“Oxff”， 則可以判斷步驟S201被測試的E1/T1鏈路Xl出現(xiàn)斷路；或者，如果第Y時隙的比特位為 16位，步驟S203獲取的數(shù)據(jù)為默認值“Oxffff”，則可以判斷步驟S201被測試的E1/T1鏈 路Xl存在斷路。本實施例提供的方法，寫入測試數(shù)據(jù)的時隙為傳輸數(shù)據(jù)的E1/T1時隙，可用的比 特數(shù)較多，可以支持的測試數(shù)據(jù)也將較多，從而可以支持對數(shù)量較多的E1/T1鏈路進行測 試。例如，如果寫入測試數(shù)據(jù)的時隙中有8比特，則理論上可以用于表示256個不同的測試 數(shù)據(jù)，支持測量的E1/T1鏈路將多達255個(全部為1的可用于表示發(fā)生斷路的情況)。進一步的，本實施例提供的方法，在發(fā)送緩存中插入數(shù)據(jù)后再通過El/T 1芯片對 應的時隙發(fā)送測試數(shù)據(jù)，采用接收緩存通過E1/T1芯片從對應的時隙中接收數(shù)據(jù)，避免El/ Tl芯片直接插入數(shù)據(jù)、接收數(shù)據(jù)所產(chǎn)生的數(shù)據(jù)偏移。進一步的，本實施例提供的方法，在發(fā)現(xiàn)E1/T1鏈路存在鴛鴦線錯接之后，還可以 根據(jù)測試信號確定發(fā)生錯接的E1/T1鏈路的編號，從而修正錯誤的連接方式。進一步的，本實施例提供的方法，還可以支持同時對多路E1/T1鏈路進行離線檢 測。本發(fā)明的另一實施例提供了一種鴛鴦線錯接檢測裝置，可用于實現(xiàn)上述實施例提 供的方法。本實施例提供的鴛鴦線錯接檢測裝置，與E1/T1芯片相連，E1/T1芯片通過El/ Tl鏈路與對端相連，該E1/T1鏈路可以是同軸電纜，也可以是光纖。E1/T1芯片，主要實現(xiàn)E1/T1鏈路物理層信號的處理，并向數(shù)據(jù)鏈路層提供 訪問接口 ；而鴛鴦線錯接檢測裝置，實現(xiàn)數(shù)據(jù)鏈路層的功能，如實現(xiàn)高級數(shù)據(jù)鏈路控制 (High-Level Data Link Control, HDLC)協(xié)議的功能。作為一個示例，鴛鴦線錯接檢測裝置，可以采用可編程邏輯實現(xiàn)，可編程邏輯與 E1/T1鏈路對應的是高速通道冊(High Way, HW),冊是一種總線，通常收發(fā)各有一套，分別 有3根信號線，例如一根信號線用于8K幀同步、一根信號線用于提供2M時鐘、一根信號線 用于傳輸數(shù)據(jù)。在本實施例中，一條冊對應于E1/T1的上行時隙，另一條冊對應于E1/T1的下行 時隙。例如，El有32個時隙，則一條冊對應的有32個上行時隙，另一條冊對應的有32 個下行時隙。本實施例提供的裝置，包括發(fā)送緩存模塊301，用于寫入測試數(shù)據(jù)后，通過E1/T1芯片的鏈路Xl的第Y時隙， 向?qū)Χ税l(fā)送測試數(shù)據(jù)。其中，測試數(shù)據(jù)對應于E1/T1鏈路的編號。接收緩存模塊302，通過E1/T1芯片的鏈路Xl接收端接收對端環(huán)回的第Y時隙的 數(shù)據(jù)，如果獲取的第Y時隙的數(shù)據(jù)對應于其它El/τι鏈路的編號，則該被測試的E1/T1鏈路 和其它E1/T1鏈路存在鴛鴦線錯接。例如，如果發(fā)送緩存模塊301在時隙2中寫入測試數(shù)據(jù)，則接收緩存模塊302從環(huán)回的時隙2中獲取數(shù)據(jù)。如果該數(shù)據(jù)對應于其它E1/T1鏈路的編號，說明該被測試的 E1/T1鏈路出現(xiàn)鴛鴦線錯接；或者，如果接收的數(shù)據(jù)為默認值OxfT (時隙字長為8位時)或 Oxffff (時隙字長為16位時)，則說明該鏈路出現(xiàn)斷路。進一步的，接收緩存模塊302，還用于，如果從第Y時隙獲取的數(shù)據(jù)等于寫入的測 試數(shù)據(jù)，則說明E1/T1鏈路連接正常。本實施例提供的裝置，用于寫入測試數(shù)據(jù)的第Y時隙可以為El鏈路中第1-31時 隙的任一時隙，或者，用于寫入測試數(shù)據(jù)的時隙為Tl鏈路中第1-24時隙的任一時隙。作為一個示例，測試數(shù)據(jù)為無符號整數(shù)型數(shù)據(jù)，測試數(shù)據(jù)的字節(jié)長度可以為8比 特位，或者16比特位。本實施例提供的裝置，寫入測試數(shù)據(jù)的時隙為傳輸數(shù)據(jù)的E1/T1時隙，可用的比 特數(shù)較多，可以支持的測試數(shù)據(jù)也將較多，從而可以支持對數(shù)量較多的E1/T1鏈路進行測
試ο進一步的，本實施例提供的裝置，在發(fā)送緩存中插入數(shù)據(jù)后再通過E1/T1芯片對 應的時隙發(fā)送測試數(shù)據(jù)，采用接收緩存通過E1/T1芯片從對應的時隙接收數(shù)據(jù)，避免E1/T1 芯片直接插入數(shù)據(jù)、接收數(shù)據(jù)所產(chǎn)生的數(shù)據(jù)偏移。進一步的，本實施例提供的裝置，在發(fā)現(xiàn)E1/T1鏈路存在鴛鴦線錯接之后，還可以 根據(jù)測試信號確定發(fā)生錯接的E1/T1鏈路的編號，從而修正錯誤的連接方式。進一步的，本實施例提供的裝置，還可以支持同時對多路E1/T1鏈路進行離線檢 測。本實施例提供的裝置，可以采用可編程邏輯實現(xiàn)，如現(xiàn)場可編程門陣列 FPGA (Field Programmable Gate Array，F(xiàn)PGA)。請參見圖4，圖4給出了另一鴛鴦線錯接檢測裝置的實施例，在本實施例中，鴛鴦 線錯接檢測裝置采用FPGA實現(xiàn)，該FPGA可位于基站控制器中，也可位于基站中。FPGA與E1/T1芯片連接，F(xiàn)PGA可以用于實現(xiàn)HDLC協(xié)議的功能，F(xiàn)PGA包括發(fā)送緩 存22，接收緩存23，分別通過下行冊與E1/T1的下行時隙對應，上行冊與E1/T1的上行時 隙對應。其中，F(xiàn)PGA的發(fā)送緩存22，在第Y時隙中插入數(shù)據(jù)后，通過E1/T1芯片的TX端，發(fā) 送給基站，基站的E1/T1芯片的RX端接收到數(shù)據(jù)后，如果E1/T1鏈路正常，則通過TX端將 接收到的數(shù)據(jù)發(fā)送到基站控制器。接收緩存23，通過E1/T1芯片接收到第Y時隙的數(shù)據(jù)， 然后將接收到的數(shù)據(jù)和測試數(shù)據(jù)比較，如果一致，則說明E1/T1鏈路工作正常；如果接收緩 存23接收到的第Y時隙的數(shù)據(jù)，為對應于其它E1/T1鏈路的編號，則說明E1/T1鏈路和其 它E1/T1鏈路存在鴛鴦線錯接。上述的裝置和方法，可以應用于基站子系統(tǒng)中。作為一個示例，請參見圖5，包括基站控制器401，基站402，其中基站401和基站402通過E1/T1鏈路連接?；究刂破?01和基站402中，基站控制器401中，包括可編程邏輯，E1/T1芯片； 基站402中，也包括可編程邏輯和E1/T1芯片。其中，可編程邏輯可用于實現(xiàn)上述的鴛鴦線 錯接檢測裝置。在測試的時候，可以在基站控制器401側(cè)寫入測試數(shù)據(jù)，也可以在基站控制器402 側(cè)測試，以下以在基站控制器側(cè)401為例進行說明。在離線測試鴛鴦線錯接的時候，先對基站控制器401和基站402之間的E1/T1鏈路編號，并確定各個E1/T1鏈路的測試數(shù)據(jù)。為了簡化測試，可以將各個E1/T1鏈路的編號 作為測試數(shù)據(jù)?；究刂破?01和基站402之間可以存在多條E1/T1鏈路，為便于說明，圖 4給出的示例中僅為2條E1/T1鏈路?？删幊踢壿嫷拿織l冊的每個時隙對應有一個收、發(fā)緩存。作為一個示例，緩存和 時隙之間可存在一一對應關系。在本實施例中，采用環(huán)回法測試鴛鴦線錯接，因此，需要先通過配置命令，把所有 鏈路設置遠端環(huán)回，使得基站在接收到基站控制器的E1/T1數(shù)據(jù)后，通過基站側(cè)的E1/T1芯 片的發(fā)送端，向基站控制器發(fā)送接收到的數(shù)據(jù)。在測試數(shù)據(jù)時，由可編程邏輯4011通過E1/T1芯片在用于傳輸數(shù)據(jù)的E1/T1時隙 中插入E1/T1鏈路的編號，為便于表示，這里以時隙2為例說明。在E1/T1鏈路1中，可編程邏輯4012在時隙2的緩存中插入的測試數(shù)據(jù)為1 ；在 E1/T1鏈路2中，可編程邏輯4014在時隙2的緩存插入的測試數(shù)據(jù)為2。插入數(shù)據(jù)之后，可 編程邏輯4012、4014通過E1/T1芯片4011的鏈路1和鏈路2分別將測試數(shù)據(jù)發(fā)送給基站 402。測試數(shù)據(jù)可以為無符號整數(shù)型，字長可以為8位或者16位?；?02為基站控制器401的對端，基站402在接收到來自基站控制器401的數(shù) 據(jù)后，通過E1/T1芯片將接收到的數(shù)據(jù)通過同一鏈路的發(fā)送端轉(zhuǎn)發(fā)給基站控制器401。
基站控制器401側(cè)接收到數(shù)據(jù)后，各個E1/T1鏈路上的可編程邏輯，通過E1/T1芯 片，從各自的鏈路的時隙2獲取數(shù)據(jù)。如果可編程邏輯4012從鏈路1的時隙2獲取的數(shù)據(jù)為1，可編程邏輯4014從鏈路 2的時隙2獲取的數(shù)據(jù)為2，則說明E1/T1鏈路1、E1/T1鏈路2連接正常；如果可編程邏輯 4012獲取的數(shù)據(jù)為2，可編程邏輯4014獲取的數(shù)據(jù)為1，則說明E1/T1鏈路1、E1/T1鏈路 2存在鴛鴦線錯接；如果可編程邏輯獲取的數(shù)據(jù)，在時隙的字長為8位時為OxfT (或者在字 長為16位時，為Oxfffff)，則說明鏈路出現(xiàn)斷路。本實施例提供的基站子系統(tǒng)，寫入測試數(shù)據(jù)的時隙為傳輸數(shù)據(jù)的E1/T1時隙，可 用的比特數(shù)較多，可以支持的測試數(shù)據(jù)也將較多，從而可以支持對數(shù)量較多的E1/T1鏈路 進行測試。進一步的，本實施例提供的基站子系統(tǒng)，采用上述實施例提供的裝置在時隙中寫 入測試數(shù)據(jù)后再通過E1/T1芯片對應的時隙發(fā)送測試數(shù)據(jù)、通過E1/T1芯片從對應的時隙 接收數(shù)據(jù)，避免E1/T1芯片直接插入數(shù)據(jù)、接收數(shù)據(jù)時產(chǎn)生的數(shù)據(jù)偏移。進一步的，本實施例提供的基站子系統(tǒng)，在發(fā)現(xiàn)E1/T1鏈路出現(xiàn)鴛鴦線錯接之后， 還可以根據(jù)測試信號確定發(fā)生錯接的E1/T1鏈路的編號，從而修正錯誤的連接方式。通過以上的實施例的描述，所屬領域的技術人員可以清楚地了解到本發(fā)明可借助 軟件加必需的通用硬件平臺的方式來實現(xiàn)，當然也可以通過硬件。基于這樣的理解，本發(fā)明 的技術方案本質(zhì)上或者說對現(xiàn)有技術做出貢獻的部分可以以軟件產(chǎn)品的形式體現(xiàn)出來，該 計算機軟件產(chǎn)品存儲在一個存儲介質(zhì)中，包括若干指令用以使得一臺計算機設備(可以是 個人計算機，服務器，或者網(wǎng)絡設備等)執(zhí)行本發(fā)明各個實施例所述方法的全部或部分步 驟。而前述的存儲介質(zhì)包括U盤、移動硬盤、只讀存儲器(ROM)、隨機存取存儲器(RAM)、磁 碟或者光盤等各種可以存儲程序代碼的介質(zhì)。雖然通過參照本發(fā)明的某些優(yōu)選實施例，已經(jīng)對本發(fā)明進行了圖示和描述，但本領域的普通技術人員應該明白，可以在形式上和細節(jié)上對其作各種改變，而不偏離本發(fā)明的精神和范圍。
權利要求
一種鴛鴦線錯接檢測方法，其特征在于，包含以下步驟在E1/T1鏈路X1用于傳輸數(shù)據(jù)的第Y時隙的發(fā)送緩存中寫入測試數(shù)據(jù)，所述E1/T1鏈路X1是編號為X1的一條E1/T1鏈路，所述測試數(shù)據(jù)對應于所述X1；所述發(fā)送緩存通過E1/T1芯片的鏈路X1的第Y時隙向?qū)Χ税l(fā)送所述測試數(shù)據(jù)；所述E1/T1鏈路X1的接收緩存，通過所述E1/T1芯片的鏈路X1接收所述對端環(huán)回的第Y時隙的數(shù)據(jù)，如果所述對端環(huán)回的第Y時隙的數(shù)據(jù)對應于E1/T1鏈路X2的編號，則所述E1/T 1鏈路X1和所述E1/T1鏈路X2存在鴛鴦線錯接。
2.如權利要求1所述的方法，其特征在于，所述方法還包括如果所述對端環(huán)回的第Y時隙的數(shù)據(jù)等于所述測試數(shù)據(jù)，所述E1/T1鏈路XI連接正堂巾o
3.如權利要求1-2所述的任一方法，其特征在于，所述第Y時隙為E1鏈路中第1-31時 隙的任一時隙，或所述第Y時隙為T1鏈路中第1-24時隙的任一時隙。
4.如權利要求1-2所述的任一方法，其特征在于，所述測試數(shù)據(jù)為無符號整數(shù)型數(shù)據(jù)。
5.如權利要求4所述的方法，其特征在于，所述測試數(shù)據(jù)的長度為8比特位或16比特位。
6.一種鴛鴦線錯接檢測裝置，所述裝置與E1/T1芯片相連，其特征在于，所述裝置包括發(fā)送緩存模塊，用于寫入測試數(shù)據(jù)，通過E1/T1芯片的鏈路XI的第Y時隙，向?qū)Χ税l(fā)送 測試數(shù)據(jù)，所述測試數(shù)據(jù)對應于所述XI ；接收緩存模塊，用于通過所述E1/T1芯片的鏈路XI接收所述對端環(huán)回的第Y時隙的數(shù) 據(jù)，如果所述對端環(huán)回的第Y時隙的數(shù)據(jù)對應于E1/T1鏈路X2的編號，所述E1/T1鏈路XI 與所述E1/T1鏈路X2存在鴛鴦線錯接。
7.如權利要求6所述的裝置，其特征在于，所述接收緩存模塊還用于，如果所述對端環(huán) 回的第Y時隙的數(shù)據(jù)等于所述測試數(shù)據(jù)，所述E1/T1鏈路XI連接正常。
8.如權利要求6-7所述的任一裝置，其特征在于，所述第Y時隙為E1鏈路中第1-31時 隙的任一時隙，或所述第Y時隙為T1鏈路中第1-24時隙的任一時隙。
9.如權利要求6-7所述的任一裝置，其特征在于，所述測試數(shù)據(jù)為無符號整數(shù)型數(shù)據(jù)。
10.如權利要求9所述的裝置，其特征在于，所述測試數(shù)據(jù)的長度為8比特位或16比特位。
11.一種基站子系統(tǒng)，其特征在于，包括如權利要求6-10所述的任一裝置。
全文摘要
一方面，提供了一種鴛鴦線錯接檢測方法、檢測裝置和基站子系統(tǒng)，該方法包括在E1/T1鏈路X1用于傳輸數(shù)據(jù)的第Y時隙的發(fā)送緩存中寫入測試數(shù)據(jù)，所述E1/T1鏈路X1是編號為X1的一條E1/T1鏈路，所述測試數(shù)據(jù)對應于所述X1；所述發(fā)送緩存通過E1/T1芯片的鏈路X1的第Y時隙向?qū)Χ税l(fā)送所述測試數(shù)據(jù)；所述E1/T1鏈路X1的接收緩存，通過所述E1/T1芯片的鏈路X1接收所述對端環(huán)回的第Y時隙的數(shù)據(jù)，如果所述對端環(huán)回的第Y時隙的數(shù)據(jù)對應于E1/T1鏈路X2的編號，則所述E1/T1鏈路X1和所述E1/T1鏈路X2存在鴛鴦線錯接。本發(fā)明提供的方案，可以較方便的檢測是否存在鴛鴦線錯接。
文檔編號H04W24/04GK101835186SQ201010118860
公開日2010年9月15日 申請日期2010年3月1日 優(yōu)先權日2010年3月1日
發(fā)明者簡春兵 申請人:華為技術有限公司