專利名稱：用于放大數(shù)字信號的電路裝置和用于總線系統(tǒng)的收發(fā)器電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種具有權(quán)利要求1的前序部分的特征的輸出電路以及一種具有權(quán)利要求6的前序部分的特征的用于總線系統(tǒng)的收發(fā)器電路。
背景技術(shù)：
尤其是汽車或者載貨汽車的控制設(shè)備、傳感器技術(shù)和執(zhí)行器常常借助通信系統(tǒng) (如以名稱“FlexRay”公知的總線系統(tǒng))彼此連接。在總線系統(tǒng)上的通信量、訪問和接收機(jī)制以及故障處理通過協(xié)議來調(diào)節(jié)。FlexRay是一種快速的、確定性的(deterministisch)且容錯的總線系統(tǒng)，尤其是在汽車中采用。FlexRay協(xié)議根據(jù)時(shí)分多址(TDMA，Time Division Multiple Access)的原理來工作，其中給參與者或要傳輸?shù)南⒎峙涔潭ǖ臅r(shí)隙，參與者或要傳輸?shù)南⒃谶@些固定的時(shí)隙中排他地訪問通信連接。時(shí)隙在此以固定的循環(huán)重復(fù)， 使得消息通過總線傳輸?shù)臅r(shí)刻可以精確地被預(yù)報(bào)并且確定性地進(jìn)行總線訪問。為了最優(yōu)地利用用于在總線系統(tǒng)上傳輸消息的帶寬，F(xiàn)lexRay將循環(huán)劃分成靜態(tài)部分和動態(tài)部分。固定的時(shí)隙在此位于在總線循環(huán)開始的靜態(tài)部分中。在動態(tài)部分中，時(shí)隙動態(tài)地被預(yù)給定。在其中，排他的總線訪問現(xiàn)在分別只在短時(shí)間內(nèi)(在至少一個所謂的微時(shí)隙的持續(xù)時(shí)間內(nèi))能夠?qū)崿F(xiàn)。只有當(dāng)在微時(shí)隙內(nèi)進(jìn)行總線訪問時(shí)，該時(shí)隙才被延長所需的時(shí)間。由此，亦即只有當(dāng)實(shí)際也需要帶寬時(shí)才消耗該帶寬。在此，F(xiàn)lexRay通過一個或者兩個在物理上分離的線路以分別最大為lOMbit/sec的數(shù)據(jù)率來進(jìn)行通信。FlexRay也可以以較低的數(shù)據(jù)率來工作。借助這些線路所實(shí)現(xiàn)的通道在此對應(yīng)于比特傳輸層、尤其是所謂的OSI (開放式體系架構(gòu)(Open System Architecture))層模型的比特傳輸層。兩個通道的使用主要用于冗余并且由此容錯地傳輸消息，然而也可以傳輸不同的消息，由此接著使數(shù)據(jù)率翻倍。通常，消息借助差分信號來傳輸，也就是說通過連接線路傳輸?shù)男盘栍赏ㄟ^兩個線路傳輸?shù)膯蝹€信號之差來得到。在層模型中在比特傳輸層之上的層被構(gòu)造為使得該信號或者這些信號可能通過(多個)線路進(jìn)行電傳輸或者光學(xué)傳輸或者以其它方式進(jìn)行傳輸。在將數(shù)據(jù)或者消息通過這種總線系統(tǒng)進(jìn)行傳輸時(shí)，脈沖失真，因?yàn)閭鬏斅窂缴系南陆笛?高到低)或上升沿(低到高)不同強(qiáng)烈程度地被延遲。在該信號的上升沿和下降沿之間的延遲也被稱作脈沖失真或者不對稱的延遲。不對稱的延遲可既具有系統(tǒng)原因又具有隨機(jī)原因。尤其是在FlexRay系統(tǒng)中設(shè)置的比較高的為IOMHz的比特率的情況下，這樣的關(guān)于上升沿和下降沿不對稱的傳輸特性對數(shù)據(jù)傳輸?shù)馁|(zhì)量產(chǎn)生干擾性影響。因此，物理層上的不對稱的傳輸特性必須盡可能大大地避免。圖5示出了驅(qū)動器形式的通常公知的電路裝置，該驅(qū)動器被構(gòu)造為具有彼此互補(bǔ)地布置和構(gòu)造的絕緣層場效應(yīng)晶體管(MOSFET)的逆變器。在制造這種驅(qū)動器時(shí)，嘗試了將彼此互補(bǔ)地構(gòu)造的PMOS和NMOS晶體管盡可能良好地配對。但是，由于PMOS和NMOS晶體管并非在同一制造步驟中被產(chǎn)生，所以這種配對是不充分的。這導(dǎo)致由驅(qū)動器產(chǎn)生的輸出信號的上升沿的持續(xù)時(shí)間tl與下降沿的持續(xù)時(shí)間t2不同。圖6示出了由公知的驅(qū)動器根據(jù)驅(qū)動器的矩形輸入信號產(chǎn)生的輸出信號。在以下接收器的切換閾值的理想情況下，由不同的持續(xù)時(shí)間tl和t2得到的運(yùn)行時(shí)間誤差為，
I tl-t2 I =VDD*0.5* I dV/dt上升-dv/dt下降 I
對于Flexray應(yīng)用的收發(fā)器電路要求對于上升沿和對于下降沿為相同的運(yùn)行時(shí)間。例如5V端口(例如管腳R)(D)的邊沿陡度的差別對于系統(tǒng)中的運(yùn)行時(shí)間誤差有顯著貢獻(xiàn)。

發(fā)明內(nèi)容
本發(fā)明的任務(wù)是給出一種輸出電路，其中，當(dāng)輸出電路的互補(bǔ)支路的在輸出電路中所使用的場效應(yīng)晶體管在其電特性方面并不精確地彼此互補(bǔ)地被構(gòu)造時(shí)，輸出信號的上升沿的持續(xù)時(shí)間與輸出信號的下降沿的持續(xù)時(shí)間接著相差也盡可能微小。該任務(wù)通過一種具有權(quán)利要求1的特征的輸出電路以及通過一種具有權(quán)利要求6 的特征的收發(fā)器電路來解決。根據(jù)本發(fā)明已意識到，場效應(yīng)晶體管的電特性對邊沿的持續(xù)時(shí)間的影響通過使用電流源而可以至少在很大程度上被消除。通過根據(jù)本發(fā)明的輸出電路產(chǎn)生的輸出信號的邊沿陡度通過插入電流源而與尤其是出于技術(shù)原因造成的NMOS和PMOS晶體管的不充分的配對無關(guān)。本發(fā)明所基于的電路構(gòu)思適于所有如下應(yīng)用這些應(yīng)用對于信號的上升沿和對于信號的下降沿要求相同的延遲。尤其是，根據(jù)本發(fā)明的輸出電路可以被構(gòu)造為用于端子RxD 和/或用于Flexray收發(fā)器電路的總線端子BP和BM的驅(qū)動器。


本發(fā)明的其它特征和優(yōu)點(diǎn)由以下描述得到，其中參照附圖進(jìn)一步闡述了示例性的實(shí)施形式。在此，
圖1示出了帶有分別具有收發(fā)器電路的節(jié)點(diǎn)的總線系統(tǒng)； 圖2示出了根據(jù)第一優(yōu)選實(shí)施形式的輸出電路的示意圖； 圖3示出了圖2中的輸出電路的詳細(xì)圖示；
圖4示出了根據(jù)第二優(yōu)選實(shí)施形式的輸出電路的圖示，該輸出電路具有低阻輸出跟隨器(Ausgangsfolger)；
圖5示出了公知的電路裝置的圖示；以及
圖6示出了在圖5中的公知的電路裝置的情況下的以曲線圖示出的邊沿陡度差及其對信號運(yùn)行時(shí)間的作用。
具體實(shí)施例方式圖1示出了總線系統(tǒng)11，多個節(jié)點(diǎn)13被連接到該總線系統(tǒng)11上?？偩€系統(tǒng)11可以是FlexRay通信系統(tǒng)，并且因此該總線系統(tǒng)11可以根據(jù)FlexRay協(xié)會的規(guī)范來構(gòu)造。各個節(jié)點(diǎn)13通過總線線路15直接地或者間接地經(jīng)由星形耦合器17彼此連接。每個總線線路15都被構(gòu)造為具有至少一個芯線對的線纜，所述至少一個芯線對包括分別形成電導(dǎo)體的兩個芯線19?？偩€系統(tǒng)11因此具有用于傳輸數(shù)據(jù)的通道，所述用于傳輸數(shù)據(jù)的通道通過芯線對的芯線19來形成。在未示出的實(shí)施形式中，總線系統(tǒng)11可以具有多個通
4道、優(yōu)選地兩個通道，所述通道通過兩個彼此分離的芯線對來實(shí)施(未示出)。通過使用兩個通道可以通過在這兩個通道上傳輸不同的數(shù)據(jù)來提高節(jié)點(diǎn)13之間的數(shù)據(jù)傳輸?shù)挠杏脭?shù)據(jù)率。由于總線系統(tǒng)在兩個芯線對之一有故障時(shí)可以繼續(xù)工作，所以得到了總線系統(tǒng)11的更高的故障安全性。每個節(jié)點(diǎn)13都具有收發(fā)器電路21，該收發(fā)器電路21優(yōu)選地被構(gòu)造為集成電路。 收發(fā)器電路21的第一總線端子BP和第二總線端子BM分別與總線線路15之一的芯線19 之一相連接。收發(fā)器電路21具有用于通過總線線路15接收數(shù)據(jù)的接收器電路23以及用于通過節(jié)點(diǎn)13連接到的那個總線線路15發(fā)送數(shù)據(jù)的發(fā)送器電路25。不僅接收器電路23而且發(fā)送器電路25都在收發(fā)器電路21之內(nèi)與兩個總線端子BP和BM相連接。不僅接收器電路 23而且發(fā)送器電路25都被設(shè)立用于通過連接到相對應(yīng)的收發(fā)器電路21上的總線線路15 的芯線對來傳輸差分?jǐn)?shù)字信號。收發(fā)器電路21此外還具有邏輯單元27，該邏輯單元27與接收器電路23并且與發(fā)送器電路25相耦合。邏輯單元27具有用于將收發(fā)器電路21連接到例如由微控制器31或者微型計(jì)算機(jī)形成的控制電路上的端子。這些端子或連接到其上的線路形成了在收發(fā)器電路21和控制電路或微控制器31之間的接口四。微控制器31具有用于控制在節(jié)點(diǎn)13之間通過總線線路15進(jìn)行的通信過程的通信控制器33。通信控制器33被設(shè)立用于根據(jù)總線系統(tǒng)11的協(xié)議控制通信過程，尤其是用于實(shí)施總線系統(tǒng)11的介質(zhì)訪問方法。通信控制器33此外還可以被設(shè)立用于例如根據(jù)CRC 方法來計(jì)算要通過總線線路15傳輸?shù)臄?shù)據(jù)幀的校驗(yàn)和，和/或被設(shè)立用于檢驗(yàn)接收到的數(shù)據(jù)幀的校驗(yàn)和。作為接口線路尤其是設(shè)置有線路RxD，用于將收發(fā)器電路21通過總線線路15已接收到的數(shù)據(jù)從收發(fā)器電路21傳輸?shù)酵ㄐ趴刂破?3 ；以及線路TxD，用于將收發(fā)器電路21 應(yīng)通過總線線路15發(fā)送的數(shù)據(jù)從通信控制器33傳輸?shù)绞瞻l(fā)器電路21。接口四除了包括兩個線路RxD和TxD之外還包括以下另外的線路34 這些另外的線路34例如用于在通信控制器33與收發(fā)器電路21之間交換控制信息。微控制器31具有計(jì)算核35、存儲器37 (工作存儲器和/或只讀存儲器)以及輸入和輸出裝置39。微控制器31可以被設(shè)立用于實(shí)施另外的協(xié)議軟件和/或應(yīng)用程序。在所示的實(shí)施形式中，通信控制器33被集成到微控制器31中。與此不同地，在未示出的實(shí)施形式中，通信控制器33被構(gòu)造為與微控制器31分離的電路，優(yōu)選地被構(gòu)造為集成電路。圖2示出了用于輸出數(shù)字信號OUT的收發(fā)器電路21的輸出電路61。數(shù)字信號OUT 可以是由邏輯單元27產(chǎn)生的數(shù)字信號RxD或者是由發(fā)送器電路25產(chǎn)生的兩個互補(bǔ)的總線信號BP和BM。在所示出的實(shí)施形式中，邏輯單元27和發(fā)送器電路25具有一個或者多個輸出電路61。此外，邏輯單元27也可以具有用于產(chǎn)生輸出信號OUT的另一輸出電路61，該輸出信號OUT通過另外的線路34中的至少一個由邏輯單元27傳輸?shù)轿⒖刂破?1。此外，也可以設(shè)想的是，將輸出電路61集成到不同于收發(fā)器電路21中的電路或者構(gòu)件中。例如，輸出電路可以被集成到微控制器31中或者被集成到任意其它的集成電路中。輸出電路61具有晶體管級63，該晶體管級63包括第一支路65，該第一支路65被布置在輸出電路61的供電電壓線路67與輸出電路61的輸出端69之間。第一支路65具有由第一電流源71和ρ溝道MOSFET Ml的漏極-源極路徑構(gòu)成的串聯(lián)電路。在輸出電路 61的輸出端69和接地線路73之間布置有第二支路75，該第二支路75與第一支路65互補(bǔ)地被構(gòu)造。第二支路75包括η溝道MOSFET Μ2，該η溝道MOSFET Μ2的漏極-源極路徑與第二電流源77串聯(lián)連接。在輸出電路的輸出端69與接地線路73之間布置有負(fù)載電容79。兩個晶體管Ml 和Μ2的柵極端子彼此連接并且形成輸出電路61的輸入端78。在圖3中示出的實(shí)施形式中，兩個電流源71、77被構(gòu)造為電流鏡。電流鏡具有晶體管Μ7。可以設(shè)置有用于預(yù)給定參考電流IREF的參考電流源81，所述參考電流源81可與晶體管Μ7的漏極端子相連。電流鏡除了晶體管Μ7之外還由另外的晶體管Μ3、Μ4和Μ6形成，所述另外的晶體管Μ3、Μ4和Μ6與第一支路65相關(guān)。電流鏡的晶體管Μ5和晶體管Μ7 與第二支路75相關(guān)。在本發(fā)明的另一實(shí)施形式中，沒有設(shè)置參考電流源81。在輸出電路61的在圖4中所示的另外的實(shí)施形式中，在晶體管級63的下游連接有被實(shí)施為電流放大器83的輸出跟隨器。類似于晶體管級63，電流放大器83對稱地利用彼此互補(bǔ)地構(gòu)造的兩個支路來實(shí)現(xiàn)。上部支路85被布置在供電電壓線路67和輸出端69 之間。電流放大器83的輸入端87與電流放大器83的發(fā)射極跟隨器相連，該發(fā)射極跟隨器包括電阻Rl和PNP晶體管Ql。在發(fā)射極跟隨器Rl、Ql的下游連接有上部支路85的被構(gòu)造為NPN晶體管的輸出晶體管Q2。此外，在電流放大器83的輸入端87上連接有電流放大器83的下部支路89，該下部支路89被布置在輸出端69與接地線路73之間。下部支路89具有連接到輸入端87上的發(fā)射極跟隨器，該發(fā)射極跟隨器通過NPN晶體管Q3和電阻Q2形成，并且下部支路89具有連接在下游的被構(gòu)造為PNP晶體管的輸出晶體管Q4。兩個輸出晶體管Q2和Q4的發(fā)射極端子彼此連接并且連接到輸出電路61的輸出端69上。在輸出端69和接地線路73之間布置有負(fù)載電容79。在晶體管級63的與電流放大器83的輸入端87相連的輸出端91與接地線路73之間布置有至少基本上恒定的電容Cl。恒定的電容Cl可以被布置在集成有輸出電路16的集成電路的半導(dǎo)體芯片中。恒定的電容Cl的值通過其結(jié)構(gòu)或通過半導(dǎo)體芯片的結(jié)構(gòu)來預(yù)給定。在圖3中所示的輸出電路61工作時(shí)，數(shù)字輸入信號IN被施加到輸出電路的輸入端上。根據(jù)輸入信號IN的邏輯狀態(tài)，兩個晶體管Ml或者Μ2之一接通。輸入信號IN的跳躍式的上升沿或下降沿由輸出電路基于負(fù)載電容79被轉(zhuǎn)換成由輸出電路61產(chǎn)生的輸出信號OUT的連續(xù)上升沿或下降沿。電流源71、77或相對應(yīng)的電流鏡將預(yù)給定的電流Il或12 注入如下支路65或75中所述支路65或75的晶體管Ml或M2接通。如果預(yù)給定的電流相同地被選擇，即11=12，則得到數(shù)字輸出信號OUT的上升沿和下降沿的在數(shù)值方面相同的坡度。輸出電路61因此使得能夠?qū)嵤┚哂袑ΨQ邊沿的端口、例如5V數(shù)字輸出端，也就是說使得能夠?qū)嵤τ谏仙睾拖陆笛赜邢嗤倪呇囟付鹊亩丝?。在輸出電?1中，不僅對于在輸入端78上的數(shù)字信號IN的上升沿而且對于該數(shù)字信號IN的下降沿通過輸出電路61得到相同的運(yùn)行時(shí)間。在這種情況下由此出發(fā)隨后的接收器(通常為微控制器的輸入端)具有其在0. 5*VDD的情況下的開關(guān)閾值。
負(fù)載電容79與用于通過兩個支路65、75產(chǎn)生電流Il和12的電流源71、77共同產(chǎn)生限定的邊沿陡度
dV/dt = I/C
在選擇1=11=12時(shí)形成對稱的邊沿。輸出電路61被構(gòu)造為帶有晶體管M3和M4的電流控制端口以作為電流源。通過晶體管M3的電流是通過晶體管M5的電流的復(fù)制品(Kopie)。該復(fù)制品通過M6和電流鏡M4、 M3產(chǎn)生。在圖3中所示的輸出電路61中，邊沿陡度與負(fù)載電容79相關(guān)。為了避免相關(guān)性，可以(如在圖4中所示的那樣)在晶體管級63的輸出端91上設(shè)置有恒定的和預(yù)給定的電容Cl。未知的通常與連接線路或者總線線路15相關(guān)的負(fù)載電容79緊接著通過增益 (Verstaerkung)至少基本上為1的低阻放大器83來驅(qū)動。由此，邊沿陡度與負(fù)載電容79無關(guān)。在沒有提供雙極型晶體管的技術(shù)中，晶體管Ql至Q4可以通過在溝道寬度和溝道長度之間具有非常大的比例W/L的MOS晶體管來代替(輸出阻抗I Z I =l/(2*gm))。
權(quán)利要求
1.一種用于總線系統(tǒng)(11)的收發(fā)器電路(21)的輸出電路(61)，用于放大在輸出電路的輸入端子(78)上的數(shù)字輸入信號(IN)，其中輸出電路(61)具有互補(bǔ)切換的晶體管級 (63)，所述晶體管級(63)包括兩個彼此互補(bǔ)地構(gòu)造的串聯(lián)連接的支路(65，75)，其中每個支路(65，75)都具有場效應(yīng)晶體管(Ml，M2)，其特征在于，每個支路(65，75)都分別具有電流源(71，77)，所述電流源(71，77)與該支路(65，75)的場效應(yīng)晶體管(M1，M2)的漏極-源極路徑串聯(lián)連接，其中每個電流源(71，77)都被構(gòu)造用于在同一支路(65，75)的場效應(yīng)晶體管(Ml，M2)的漏極-源極路徑至少部分導(dǎo)通時(shí)產(chǎn)生流經(jīng)該支路(65，75)的電流，其中能夠由一個支路(65，75)的電流源(71，77)產(chǎn)生的電流(I 1，12)至少基本上對應(yīng)于能夠由另一支路(75，65)的電流源(77，71)產(chǎn)生的電流(12，II)。
2.根據(jù)權(quán)利要求1所述的電路(61)，其特征在于，電流源(71，77)中的至少一個被構(gòu)造為電流鏡。
3.根據(jù)權(quán)利要求2所述的電路(61)，其特征在于，電流鏡與用于預(yù)給定參考電流 (IREF)的參考電流源(81)相耦合，使得能夠由電流鏡產(chǎn)生的流經(jīng)相對應(yīng)的支路(65，75)的電流(II，12)與參考電流(IREF)有關(guān)。
4.根據(jù)上述權(quán)利要求之一所述的電路(61)，其特征在于，在互補(bǔ)切換的晶體管級 (63)的下游連接有輸出級(83)。
5.根據(jù)權(quán)利要求4所述的電路，其特征在于，輸出級被構(gòu)造為電流放大器(83)，優(yōu)選地被構(gòu)造為具有雙極型晶體管(Ql，Q2，Q3，Q4)的電流放大器(83)。
6.一種用于總線系統(tǒng)(11)的收發(fā)器電路(21)，其具有輸出電路(61)，用于放大在輸出電路(61)的輸入端子(78)上的數(shù)字輸入信號(IN)，其中輸出電路(61)具有互補(bǔ)切換的晶體管級(63)，所述晶體管級(63)包括兩個彼此互補(bǔ)地構(gòu)造的串聯(lián)連接的支路(65，75)， 其中每個支路(65，75)都具有場效應(yīng)晶體管(M1，M2)，其特征在于，輸出電路(61)根據(jù)上述權(quán)利要求之一來構(gòu)造。
全文摘要
本發(fā)明涉及一種用于總線系統(tǒng)(11)的收發(fā)器電路(21)的輸出電路(61)，用于放大在輸出電路的輸入端子(78)上的數(shù)字輸入信號(IN)，其中輸出電路(61)具有互補(bǔ)切換的晶體管級(63)，所述晶體管級(63)包括兩個彼此互補(bǔ)地構(gòu)造的串聯(lián)連接的支路(65，75)，其中每個支路(65，75)都具有場效應(yīng)晶體管(M1，M2)。為了給出一種輸出信號的上升沿的持續(xù)時(shí)間(t1)和輸出信號(OUT)的下降沿的持續(xù)時(shí)間(t2)相差盡可能微小的輸出電路(61)，建議每個支路(65，75)都分別具有電流源(71，77)，所述電流源(71，77)與該支路(65，75)的場效應(yīng)晶體管(M1，M2)的漏極-源極路徑串聯(lián)連接，其中每個電流源(71，77)都被構(gòu)造用于在同一支路(65，75)的場效應(yīng)晶體管(M1，M2)的漏極-源極路徑至少部分導(dǎo)通時(shí)產(chǎn)生流經(jīng)該支路(65，75)的電流，其中可由一個支路(65，75)的電流源(71，77)產(chǎn)生的電流(I1，I2)至少基本上對應(yīng)于可由另一支路(75，65)的電流源(77，71)產(chǎn)生的電流(I2，I1)。
文檔編號H04L25/08GK102210100SQ200980144420
公開日2011年10月5日 申請日期2009年9月25日 優(yōu)先權(quán)日2008年11月10日
發(fā)明者溫茨勒 A., 諾伊舍勒 M., 埃克特 R. 申請人:羅伯特·博世有限公司