基于cpci總線的短波收發(fā)數(shù)字信號處理電路的制作方法
【專利摘要】本發(fā)明公開了一種基于CPCI總線的短波收發(fā)數(shù)字信號處理電路，包括1個FPGA芯片和1個DSP芯片，所述FPGA芯片和DSP芯片之間通訊連接，所述DSP芯片上設(shè)置有CPCI總線接口；所述FPGA芯片用于實現(xiàn)電路內(nèi)部的邏輯控制、多路信號的上/下變頻及濾波處理和對外接口控制；所述DSP用于實現(xiàn)收發(fā)通道的信號處理，按照發(fā)射機(jī)控制協(xié)議控制發(fā)射機(jī)端的候選器、功放以及天調(diào)，按照接收機(jī)控制協(xié)議控制接收機(jī)的預(yù)選器。本發(fā)明提供的基于CPCI總線的短波收發(fā)數(shù)字信號處理電路，能夠?qū)崿F(xiàn)將收發(fā)功能合成到一個電路中。
【專利說明】基于CPCI總線的短波收發(fā)數(shù)字信號處理電路
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種基于CPCI總線的短波收發(fā)數(shù)字信號處理電路，屬于電子電路設(shè)計技術(shù)。
【背景技術(shù)】
[0002]本發(fā)明是為短波收發(fā)一體化集成設(shè)備所設(shè)計的。在以往的短波大功率通信設(shè)備中，收、發(fā)信數(shù)字信號處理電路是相互獨(dú)立的，體積大，占用空間也多。市場上的收發(fā)數(shù)字信號處理電路輸入輸出都是中頻信號，需要額外的混頻模塊；而市場上缺乏零中頻的短波數(shù)字信號處理模塊，導(dǎo)致設(shè)備的集成度不高。隨著高性能的DSP和FPGA芯片的應(yīng)用，可以實現(xiàn)集成度高的收發(fā)電路；通過成熟的CPCI技術(shù)，可推出擴(kuò)展性強(qiáng)的收發(fā)數(shù)字信號處理電路。

【發(fā)明內(nèi)容】

[0003]發(fā)明目的:為了克服現(xiàn)有技術(shù)中存在的不足，本發(fā)明提供一種基于CPCI總線的短波收發(fā)數(shù)字信號處理電路，將收發(fā)功能合成到一個電路上。
[0004]技術(shù)方案:為解決上述技術(shù)問題，本發(fā)明采用的技術(shù)方案為:
[0005]基于CPCI總線的短波收發(fā)數(shù)字信號處理電路，該收發(fā)數(shù)字信號處理電路接收外部頻率合成電路提供的時鐘信號、對外部射頻電路的中頻信號進(jìn)行解調(diào)處理、將音頻信號通過零中頻技術(shù)調(diào)制成短波射頻信號并發(fā)送給外部射頻電路進(jìn)行放大、通過CPCI總線與主控模塊通信；包括I個FPGA芯片和I個DSP芯片，所述FPGA芯片和DSP芯片之間通訊連接，所述DSP芯片上設(shè)置有CPCI總線接口 ；所述FPGA芯片用于實現(xiàn)電路內(nèi)部的邏輯控制、多路信號的上/下變頻及濾波處理和對外接口控制，同時FPGA芯片將做業(yè)務(wù)功能所需的中音頻數(shù)據(jù)通過高速串口發(fā)送給外部的業(yè)務(wù)模塊、通過高速串口接收業(yè)務(wù)模塊的數(shù)據(jù)；所述DSP用于實現(xiàn)收發(fā)通道的信號處理，按照發(fā)射機(jī)控制協(xié)議控制發(fā)射機(jī)端的候選器、功放以及天調(diào)，按照接收機(jī)控制協(xié)議控制接收機(jī)的預(yù)選器。
[0006]具體來說，所述DSP芯片的收發(fā)通道的信號處理工作，具體包括發(fā)射通道的AD畸變補(bǔ)償濾波、發(fā)射通道的AGC調(diào)整、發(fā)射通道AM調(diào)制、發(fā)射通道合并等步驟，同時也完成接收通道的濾波、接收通道的數(shù)字AGC和接收通道的解調(diào)處理等步驟。所述FPGA芯片和DSP芯片實時交互處理數(shù)據(jù)。
[0007]優(yōu)選的，所述FPGA芯片實現(xiàn)多路信號的上/下變頻及濾波處理所采用的器件分別為上變頻器和下變頻器實現(xiàn)，其中上變頻器采用AD9857、下變頻器采用HSP50216。
[0008]優(yōu)選的，所述FPGA芯片將做業(yè)務(wù)功能所需的中音頻數(shù)據(jù)通過高速串口發(fā)送給外部的業(yè)務(wù)模塊、通過高速串口接收業(yè)務(wù)模塊的數(shù)據(jù)中，所使用的高速串口為串口通信芯片MAX488。
[0009]優(yōu)選的，所述DSP芯片上連接有3個外部音頻采樣AD芯片，所述DSP芯片將3個外部音頻采樣AD芯片采集到的音頻信號通過零中頻技術(shù)調(diào)制成短波射頻信號。優(yōu)選的，所述外部音頻采樣AD芯片為AD73322。[0010]優(yōu)選的，所述收發(fā)通道上設(shè)置有一個AD芯片，所述上變頻處理后的信號首先送至AD芯片，然后DSP芯片控制AD芯片調(diào)制產(chǎn)生一路短波射頻信號，通過發(fā)送通道發(fā)送出；所述接收通道接收一路中頻信號，首先通過AD芯片進(jìn)行采樣，然后再通過下變頻處理后，送至FPGA芯片和DSP芯片進(jìn)行解調(diào)處理。優(yōu)選的，所述AD芯片AD9244。
[0011]一般來時，CPCI總線提供+12V、-12V、+5V、+3.3V的電壓，所述收發(fā)數(shù)字信號處理電路內(nèi)部使用兩片TPS54312芯片穩(wěn)壓產(chǎn)生+0.2V電壓，提供給FPGA芯片和DSP芯片。
[0012]有益效果:本發(fā)明提供的基于CPCI總線的短波收發(fā)數(shù)字信號處理電路，能夠?qū)崿F(xiàn)將收發(fā)功能合成到一個電路中；該電路采用零中頻發(fā)射電路，不需要額外的混頻電路，能夠提高集成度、減少設(shè)備體積和重量；該電路域主控模塊之間采用CPCI總線方向通信，具有可擴(kuò)展性強(qiáng)、傳輸速率高、通信可靠性好等優(yōu)勢；該電路可以通過CPCI總線進(jìn)行軟件加載，無須打開機(jī)器，具有靈活的軟件可編程性，方便、平滑的升降功能。
【專利附圖】

【附圖說明】
[0013]圖1為本發(fā)明的結(jié)構(gòu)示意圖；
[0014]圖2為圖1中A/D芯片的接線圖；
[0015]圖3為圖1中50216下變頻器芯片的接線圖；
[0016]圖4為圖1中DSP6416芯片的接線圖；
[0017]圖5為圖1中三個AD7330芯片的接線圖；
[0018]圖6為圖1中574245芯片的接線圖；
[0019]圖7為圖1中上變頻器芯片的接線圖；
[0020]圖8為圖1中電源部分的接線圖；
[0021]圖9為圖1中EP2SGX30DFFPGA芯片的接線圖；
[0022]圖10為本發(fā)明在實際使用時的接線圖。
【具體實施方式】
[0023]下面結(jié)合附圖對本發(fā)明作更進(jìn)一步的說明。
[0024]如圖1至9所示為一種基于CPCI總線的短波收發(fā)數(shù)字信號處理電路，該收發(fā)數(shù)字信號處理電路接收外部頻率合成電路提供的時鐘信號、對外部射頻電路的中頻信號進(jìn)行解調(diào)處理、將音頻信號通過零中頻技術(shù)調(diào)制成短波射頻信號并發(fā)送給外部射頻電路進(jìn)行放大、通過CPCI總線與主控模塊通信；包括I個FPGA芯片EP2SGX30、1個DSP芯片TMS320C6416、1個上變頻器AD9857、I個下變頻器HSP50216、I個AD芯片AD9244、3個外部音頻采樣的AD芯片AD73322、FPGA的串行FLASH芯片EPCS16SI16N、串口通信芯片MAX488等；CPCI總線提供+12V、-12V、+5V、+3.3V的電壓，電路內(nèi)部使用兩片TPS54312芯片穩(wěn)壓產(chǎn)生+1.2V提供給DSP芯片和FPGA芯片。
[0025]所述DSP芯片上設(shè)置有CPCI總線接口 ；所述FPGA芯片和DSP芯片之間通訊連接，并實時交互處理數(shù)據(jù)。
[0026]所述FPGA芯片用于實現(xiàn)電路內(nèi)部的邏輯控制、多路信號的上/下變頻及濾波處理和對外接口控制，同時FPGA芯片將做業(yè)務(wù)功能所需的中音頻數(shù)據(jù)通過高速串口發(fā)送給外部的業(yè)務(wù)模塊、通過高速串口接收業(yè)務(wù)模塊的數(shù)據(jù)。所述FPGA芯片將做業(yè)務(wù)功能所需的中音頻數(shù)據(jù)通過高速串口發(fā)送給外部的業(yè)務(wù)模塊、通過高速串口接收業(yè)務(wù)模塊的數(shù)據(jù)中，所使用的高速串口為串口通信芯片MAX488。
[0027]所述DSP用于實現(xiàn)收發(fā)通道的信號處理，按照發(fā)射機(jī)控制協(xié)議控制發(fā)射機(jī)端的候選器、功放以及天調(diào)，按照接收機(jī)控制協(xié)議控制接收機(jī)的預(yù)選器；具體包括發(fā)射通道的AD畸變補(bǔ)償濾波、發(fā)射通道的AGC調(diào)整、發(fā)射通道AM調(diào)制、發(fā)射通道合并等步驟，同時也完成接收通道的濾波、接收通道的數(shù)字AGC和接收通道的解調(diào)處理等步驟。所述FPGA芯片和DSP芯片實時交互處理數(shù)據(jù)。所述DSP芯片上連接有3個外部音頻采樣AD芯片，所述DSP芯片將3個外部音頻采樣AD芯片采集到的音頻信號通過零中頻技術(shù)調(diào)制成短波射頻信號。優(yōu)選的，所述外部音頻采樣AD芯片為AD73322。
[0028]所述收發(fā)通道上設(shè)置了一個AD芯片AD9244，所述上變頻處理后的信號首先送至AD9244，然后DSP芯片控制AD9244調(diào)制產(chǎn)生一路短波射頻信號(無需外部中頻本振信號)，通過發(fā)送通道發(fā)送出；所述接收通道接收一路中頻信號，首先通過AD9244進(jìn)行采樣，然后再通過下變頻處理后，送至FPGA芯片和DSP芯片進(jìn)行解調(diào)處理。
[0029]為了提高電路內(nèi)部的收發(fā)射頻信號之間的隔離度，在電路板的射頻輸入和輸出端加上屏蔽罩，這樣就能降低相互通道之間的干擾，很大地提高電磁兼容性。
[0030]上述電路在使用時的接線如圖10所示，短波收發(fā)數(shù)字信號處理電路通過CPCI總線與設(shè)備內(nèi)主控模塊通信，接收主控模塊的控制命令，并將各狀態(tài)信息提供給主控模塊。外部的頻率合成電路提供數(shù)字信號處理電路所需的時鐘信號，同時射頻電路的中頻信號送給數(shù)字信號處理電路作解調(diào)處理。數(shù)字信號處理電路可以將音頻信號調(diào)制成短波射頻信號，送給射頻電路放大，調(diào)制部分采用零中頻技術(shù)。
[0031]以上所述僅是本發(fā)明的優(yōu)選實施方式，應(yīng)當(dāng)指出:對于本【技術(shù)領(lǐng)域】的普通技術(shù)人員來說，在不脫離本發(fā)明原理的前提下，還可以做出若干改進(jìn)和潤飾，這些改進(jìn)和潤飾也應(yīng)視為本發(fā)明的保護(hù)范圍。
【權(quán)利要求】
1.基于CPCI總線的短波收發(fā)數(shù)字信號處理電路，其特征在于:包括I個FPGA芯片和I個DSP芯片，所述FPGA芯片和DSP芯片之間通訊連接，所述DSP芯片上設(shè)置有CPCI總線接口 ；所述FPGA芯片用于實現(xiàn)電路內(nèi)部的邏輯控制、多路信號的上/下變頻及濾波處理和對外接口控制，同時FPGA芯片將做業(yè)務(wù)功能所需的中音頻數(shù)據(jù)通過高速串口發(fā)送給外部的業(yè)務(wù)模塊、通過高速串口接收業(yè)務(wù)模塊的數(shù)據(jù)；所述DSP用于實現(xiàn)收發(fā)通道的信號處理，按照發(fā)射機(jī)控制協(xié)議控制發(fā)射機(jī)端的候選器、功放以及天調(diào)，按照接收機(jī)控制協(xié)議控制接收機(jī)的預(yù)選器。
2.根據(jù)權(quán)利要求1所述的基于CPCI總線的短波收發(fā)數(shù)字信號處理電路，其特征在于:所述FPGA芯片實現(xiàn)多路信號的上/下變頻及濾波處理所采用的器件分別為上變頻器和下變頻器實現(xiàn)，其中上變頻器采用AD9857、下變頻器采用HSP50216。
3.根據(jù)權(quán)利要求1所述的基于CPCI總線的短波收發(fā)數(shù)字信號處理電路，其特征在于:所述FPGA芯片將做業(yè)務(wù)功能所需的中音頻數(shù)據(jù)通過高速串口發(fā)送給外部的業(yè)務(wù)模塊、通過高速串口接收業(yè)務(wù)模塊的數(shù)據(jù)中，所使用的高速串口為串口通信芯片MAX488。
4.根據(jù)權(quán)利要求1所述的基于CPCI總線的短波收發(fā)數(shù)字信號處理電路，其特征在于:所述DSP芯片上連接有3個外部音頻采樣AD芯片，所述DSP芯片將3個外部音頻采樣AD芯片采集到的音頻信號通過零中頻技術(shù)調(diào)制成短波射頻信號。
5.根據(jù)權(quán)利要求4所述的基于CPCI總線的短波收發(fā)數(shù)字信號處理電路，其特征在于:所述外部音頻采樣AD芯片為AD73322。
6.根據(jù)權(quán)利要求1所述的基于CPCI總線的短波收發(fā)數(shù)字信號處理電路，其特征在于:所述收發(fā)通道上設(shè)置有一個AD芯片，所述上變頻處理后的信號首先送至AD芯片，然后DSP芯片控制AD芯片調(diào)制產(chǎn)生一路短波射頻信號，通過發(fā)送通道發(fā)送出；所述接收通道接收一路中頻信號，首先通過AD芯片進(jìn)行采樣，然后再通過下變頻處理后，送至FPGA芯片和DSP芯片進(jìn)行解調(diào)處理。
7.根據(jù)權(quán)利要求6所述的基于CPCI總線的短波收發(fā)數(shù)字信號處理電路，其特征在于:所述AD芯片AD9244。
【文檔編號】H04B1/40GK103763001SQ201410007726
【公開日】2014年4月30日 申請日期:2014年1月7日 優(yōu)先權(quán)日:2014年1月7日
【發(fā)明者】俞春華, 吳立強(qiáng) 申請人:熊貓電子集團(tuán)有限公司, 南京熊貓漢達(dá)科技有限公司