專利名稱：Lan/gpib接口轉(zhuǎn)換裝置的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種LAN/GPIB接口轉(zhuǎn)換裝置，屬于計(jì)算機(jī)通信接口技術(shù)領(lǐng)域 技術(shù)背景在測試測量系統(tǒng)中使用的大多數(shù)臺式儀器都配置有GPIB接口，而現(xiàn)在的PC機(jī)大 多數(shù)無法和其直連，故要實(shí)現(xiàn)PC機(jī)對儀器的控制必須使用轉(zhuǎn)換接口，通常的做法是使用儀 器廠商提供的專用模塊附件才能和計(jì)算機(jī)通信。標(biāo)準(zhǔn)LAN接口是業(yè)界最穩(wěn)定和生命周期最 長并且還在不斷發(fā)展的開放式工業(yè)標(biāo)準(zhǔn)，并且適用于分布式系統(tǒng)，因此研制一種LAN接口 到GPIB接口的轉(zhuǎn)換裝置具有重要的意義。
發(fā)明內(nèi)容本實(shí)用新型目的是提供一種LAN/GPIB接口轉(zhuǎn)換裝置。本實(shí)用新型的技術(shù)解決技術(shù)方案是一種LAN/GPIB接口轉(zhuǎn)換裝置，其特殊之處在于其包括依次連接且相互通信的 GPIB插座、總線驅(qū)動單元、現(xiàn)場可編程邏輯陣列模塊FPGA、CPU單元以及LAN接口，所述 GPIB插座與GPIB總線相連，所述LAN接口與LAN總線連接；所述總線驅(qū)動單元用于增強(qiáng) GPIB總線信號的驅(qū)動功能；所述現(xiàn)場可編程邏輯陣列模塊FPGA可實(shí)現(xiàn)GPIB協(xié)議與LAN協(xié) 議的轉(zhuǎn)換以及GPIB狀態(tài)與LAN狀態(tài)的轉(zhuǎn)換；所述CPU單元實(shí)現(xiàn)LAN接口和現(xiàn)場可編程邏輯 陣列模塊(FPGA)的控制。上述CPU單元由S3C2440芯片、外部高速單元SDRAM、晶振電路和復(fù)位電路組成； 所述S3C2440芯片包括CPU芯片U1以及存儲芯片U4 ；所述外部高速單元SDRAM包括數(shù)據(jù) 線(DATA0 DATA31)、地址線(ADDR2 ADDR14、ADDR25、ADDR24)以及運(yùn)行芯片(U2、U3)； 所述晶振電路包括二腳晶振Y1和電容C25、C41以及四腳晶振Y2和電容C26、C42 ；所述復(fù) 位電路包括電阻(R64、R65、R66、R67)、電容(C132、C133)以及外部芯片_、U21)；所述總 線驅(qū)動單元由驅(qū)動芯片SN75ALS160 (U23)和SN75ALS162 (U24)組成，芯片SN75ALS160的管 腳(DI01_M DI08_M)通過分壓阻排(RN26、RN28、RN29、RN30)與現(xiàn)場可編程邏輯陣列模 塊FPGA的I/O上對應(yīng)的GPIB插座信號相連，輸出端接GPIB插座；所述現(xiàn)場可編程邏輯陣 列模塊FPGA由可編程邏輯芯片XC3S200U31，20Mhz晶振、電可擦除存儲器U22程序下載接 口(JP1)組成，所述20Mhz晶振是用于可編程邏輯芯片XC3S200U31的輸入時鐘；所述LAN 接口由以太控制器DM9000U8組成。上LAN/GPIB接口轉(zhuǎn)換裝置還包括與CPU單元相互通信的顯示單元。上述顯示單元包括三態(tài)總線緩沖器U11、液晶顯示器連接插座J7和液晶顯示器， 所述CPU單元的CPU芯片U1的管腳(VD8 VD21)經(jīng)過三態(tài)總線緩沖器U11緩沖后與液晶 顯示器連接插座J7相連，所述液晶顯示器連接插座J7與液晶顯示器相連。上述GPIB插座是24針標(biāo)準(zhǔn)插座。本實(shí)用新型的有益效果[0011]1、使用簡單。用戶只需用兩頭帶RJ45插頭的網(wǎng)線將轉(zhuǎn)換裝置與計(jì)算機(jī)連接即可， 也可以通過10/100M路由器連接?？梢酝ㄟ^TOB網(wǎng)頁來訪問GPIB儀器，也可以通過軟件訪 問動態(tài)連接庫實(shí)現(xiàn)控制。2、可視性強(qiáng)。液晶模塊能夠動態(tài)顯示轉(zhuǎn)換裝置當(dāng)前的IP地址，運(yùn)行狀態(tài)，錯誤代 碼等信息，便于用戶觀察當(dāng)前系統(tǒng)運(yùn)行狀態(tài)。3、便于共享系統(tǒng)。本地的多個用戶可以通過局域網(wǎng)訪問本實(shí)用新型轉(zhuǎn)換裝置掛載 的GPIB儀器。異地用戶也可以通過互聯(lián)網(wǎng)訪問系統(tǒng)，實(shí)現(xiàn)系統(tǒng)的多地共享。

圖1是本實(shí)用新型的結(jié)構(gòu)框圖；圖2和圖3是本實(shí)用新型CPU單元的原理圖；圖4是本實(shí)用新型總線驅(qū)動單元的原理圖；圖5是本實(shí)用新型現(xiàn)場可編程邏輯陣列模塊FPGA的原理圖；圖6是本實(shí)用新型顯示單元的原理圖；圖7是本實(shí)用新型LAN接口的原理圖。其中FPGA_現(xiàn)場可編程邏輯陣列模塊，SDRAM-外部高速單元，U1-CPU芯片，U4-存 儲芯片，(DATA0 DATA31)-數(shù)據(jù)線，(ADDR2 ADDR14、ADDR25、ADDR24)-地址線，U2、U3_ 運(yùn) 行芯片，丫1-二腳晶振，〔25、〔41、(132、(133-電容，Y2-四腳晶振，(R64、R65、R66、R67)-電 阻，U20、U21-外部芯片，U30、U32-驅(qū)動芯片，U31-可編程邏輯芯片，U22-電可擦除存儲器， JP1-程序下載接口，U8-以太控制器，C0N3-網(wǎng)絡(luò)接口，U7-三態(tài)總線緩沖器，J7-液晶顯示 器連接插座。
具體實(shí)施方式
如圖1所示，本實(shí)用新型的結(jié)構(gòu)示意圖，LAN/GPIB接口轉(zhuǎn)換裝置包括依次相互通 信的GPIB插座、總線驅(qū)動單元、現(xiàn)場可編程邏輯陣列模塊(FPGA)、CPU單元以及LAN接口， 還包括與CPU單元相互通信的顯示單元。其中總線驅(qū)動單元用于增強(qiáng)GPIB總線信號的驅(qū)動功能，以便本實(shí)用新型可以控 制多臺儀器；現(xiàn)場可編程邏輯陣列模塊FPGA是用于實(shí)現(xiàn)GPIB協(xié)議和狀態(tài)的轉(zhuǎn)換；CPU單元 是用于完成LAN接口以及現(xiàn)場可編程邏輯陣列模塊FPGA的控制。LAN接口為標(biāo)準(zhǔn)的網(wǎng)絡(luò)插件，通過網(wǎng)線可以與計(jì)算機(jī)直接相連；GPIB插座是24針 標(biāo)準(zhǔn)插座。如圖2、圖3所示為本實(shí)用新型的CPU單元的原理圖，CPU單元由S3C2440芯片， FLASH存儲單元，外部高速單元(SDRAM)，晶振電路和復(fù)位電路組成；S3C2440芯片包括CPU 芯片U1以及存儲芯片U4;外部高速單元SDRAM包括數(shù)據(jù)線(DATA0 DATA31)，地址線 (ADDR2 ADDR14、ADDR25、ADDR24)以及運(yùn)行芯片(U2、U3)；晶振電路包括由二腳晶振Y1和 電容(C25、C41)組成的兩腳晶振以及由四腳晶振(Y2)和四腳電容(C26、C42)組成的四腳 晶振，為系統(tǒng)提供精準(zhǔn)的參考。復(fù)位電路包括電阻(R64、R65、R66、R67)、電容(C132、C133) 以及由外部芯片(U20、U21)組成的外部復(fù)位電路。系統(tǒng)上電后經(jīng)復(fù)位電路復(fù)位，CPU芯片U1首先從存儲芯片U4中讀取數(shù)據(jù)進(jìn)行程序加載，并復(fù)制到外部高速單元SDRAM的運(yùn)行芯片(U2、U3)中進(jìn)行運(yùn)行，地址線(ADDR25、 ADDR24)作為外部高速單元(SDRAM)的運(yùn)行芯片(U2、U3)的空間映射配置信號，兩腳晶振、 四腳晶振組成的晶振電路，為系統(tǒng)提供精準(zhǔn)的參考。CPU單元，其功能主要是完成LAN接口 控制、現(xiàn)場可編程邏輯陣列模塊FPGA的控制以及顯示單元的控制，由S3C2440A實(shí)現(xiàn)。現(xiàn)場可編程邏輯陣列模塊FPGA，功能是實(shí)現(xiàn)GPIB協(xié)議和狀態(tài)轉(zhuǎn)換。如圖4所示為本實(shí)用新型的總線驅(qū)動單元的電路原理圖，總線驅(qū)動單元由組成， 驅(qū)動芯片 SN75ALS160U30 的管腳(DI01_M DI08_M)通過分壓阻排(RN26、RN28、RN29、 RN30)與現(xiàn)場可編程邏輯陣列模塊FPGA的I/O上對應(yīng)的GPIB插座信號相連，輸出端接GPIB 插座?？偩€驅(qū)動單元由驅(qū)動芯片SN75ALS160 U30和驅(qū)動芯片SN75ALS162U32，GPIB插座 的數(shù)據(jù)輸入到驅(qū)動芯片SN75ALS160的管腳(DI01_M DI08_M)，GPIB插座的控制信號通過 驅(qū)動芯片SN75ALS160的分壓阻排RN26、RN28、RN29、RN30與現(xiàn)場可編程邏輯陣列模塊FPGA 的I/O上對應(yīng)的GPIB插座信號相連，輸出端接GPIB插座，這樣就實(shí)現(xiàn)了信號的雙向交換。 總線驅(qū)動單元主要是增強(qiáng)GPIB插座的驅(qū)動能力以便可以控制多達(dá)14臺儀器；如圖5所示為本實(shí)用新型的現(xiàn)場可編程邏輯陣列模塊FPGA的原理圖，現(xiàn)場可編程 邏輯陣列模塊FPGA由可編程邏輯芯片XC3S200 (U31)，20Mhz晶振，電可擦除存儲器U22，程 序下載接口 JP1組成，20Mhz晶振是用于可編程邏輯芯片XC3S200U31的輸入時鐘?，F(xiàn)場可編程邏輯陣列模塊FPGA由可編程邏輯芯片XC3S200 (U31)，20Mhz晶振，電 可擦除存儲器(U22)，程序下載接口(JP1)組成，通過下載器，可以將代碼下載到EEPR0M 中，也可以下載到可編程邏輯芯片(U31)中。電可擦除存儲器U22中存儲可編程邏輯芯片 XC3S200(U31)的程序代碼，一旦系統(tǒng)上電，它里面的程序就會自動引導(dǎo)到可編程邏輯芯片 中?？删幊踢壿嬓酒窍到y(tǒng)的核心部分，他實(shí)現(xiàn)IEEE488的所有協(xié)議，不但控制驅(qū)動單元， 還要和CPU單元進(jìn)行數(shù)據(jù)交換。可編程邏輯芯片XC3S200(U31)主要是實(shí)現(xiàn)GPIB協(xié)議的翻譯和轉(zhuǎn)換，20Mhz晶振作 為可編程邏輯芯片XC3S200(U31)的輸入時鐘，可以為系統(tǒng)提供精準(zhǔn)的參考。電可擦除存儲 器U22存儲的是現(xiàn)場可編程邏輯陣列模塊FPGA的程序，在上電初始，此程序會引導(dǎo)到現(xiàn)場 可編程邏輯陣列模塊FPGA中。JTAG程序下載接口可以將程序下載到電可擦除存儲器或者 可編程邏輯芯片XC3S200中，實(shí)現(xiàn)在線編程。如圖6所示為本實(shí)用新型顯示單元的原理圖，顯示單元包括三態(tài)總線緩沖器U11 和液晶顯示器，所述CPU單元U1(S3C2440)的管腳(VD8 VD21)經(jīng)過緩沖后連接到液晶顯 示器連接插座J7，液晶顯示器的插座是直接與J7相連的。能夠動態(tài)顯示轉(zhuǎn)換裝置的IP地 址，系統(tǒng)運(yùn)行狀態(tài)等信息。如圖7所示為本實(shí)用新型LAN接口的原理圖，LAN接口由以太控制器DM9000U8組 成，用網(wǎng)線通過C0N3將控制計(jì)算機(jī)與轉(zhuǎn)換裝置連接后，由LAN接口將差分信號ETH_TXN、 ETH_TXP轉(zhuǎn)換成通用的處理器接口信號B_D0 B_D15后，通過三態(tài)總線緩沖器U7送到嵌入 式系統(tǒng)CPU單元CPU芯片U1進(jìn)行相關(guān)處理，達(dá)到控制目的。機(jī)箱結(jié)構(gòu)采用標(biāo)準(zhǔn)1U高，1/2機(jī)架寬的箱體，便于上架，同時使得轉(zhuǎn)換裝置具備良 好的EMC/EMI效果。本實(shí)用新型可以使得PC機(jī)通過LAN接口對帶GPIB接口的儀器實(shí)現(xiàn)實(shí)時快速的控
5制，用戶通過瀏覽器，打開儀器Web頁面，可以對儀器進(jìn)行網(wǎng)絡(luò)配置、儀器控制等相關(guān)操作。 同時，可以查看儀器的各種信息和網(wǎng)路連接狀態(tài)。 用戶通過瀏覽器打開主頁面，對網(wǎng)絡(luò)功能進(jìn)行配置，其中包括主機(jī)名、域名、儀器 描述、IP地址等。其中儀器的網(wǎng)絡(luò)配置可由用戶任意選擇Static IP、Auto IP和DHCP三種 方式中的一種。配置完后用戶就可以通過控制界面，去控制掛載在本裝置上的GPIB儀器， 由于LAN接口具有即插即用的優(yōu)點(diǎn)，因此使用此接口時無須打開計(jì)算機(jī)和重新啟動系統(tǒng)。 如果有新增儀器，無須拔下本實(shí)用新型，只需刷新軟面板即可。
權(quán)利要求一種LAN/GPIB接口轉(zhuǎn)換裝置，其特征在于其包括依次連接且相互通信的GPIB插座、總線驅(qū)動單元、現(xiàn)場可編程邏輯陣列模塊(FPGA)、CPU單元以及LAN接口，所述GPIB插座與GPIB總線相連，所述LAN接口與LAN總線連接；所述總線驅(qū)動單元用于增強(qiáng)GPIB總線信號的驅(qū)動功能；所述現(xiàn)場可編程邏輯陣列模塊(FPGA)可實(shí)現(xiàn)GPIB協(xié)議與LAN協(xié)議的轉(zhuǎn)換以及GPIB狀態(tài)與LAN狀態(tài)的轉(zhuǎn)換；所述CPU單元實(shí)現(xiàn)LAN接口和現(xiàn)場可編程邏輯陣列模塊(FPGA)的控制。
2.根據(jù)權(quán)利要求1所述的LAN/GPIB接口轉(zhuǎn)換裝置，其特征在于所述CPU單元由S3C2440芯片、外部高速單元(SDRAM)、晶振電路和復(fù)位電路組成；所 述S3C2440芯片包括CPU芯片(U1)以及存儲芯片(U4)；所述外部高速單元(SDRAM)包括 數(shù)據(jù)線(DATA0 DATA31)、地址線(ADDR2 ADDR14、ADDR25、ADDR24)以及運(yùn)行芯片(U2、 U3)；所述晶振電路包括二腳晶振(Y1)和第一電容(C25、C41)以及四腳晶振(Y2)和第二 電容(C26、C42)；所述復(fù)位電路包括電阻(R64、R65、R66、R67)、電容(C132、C133)以及外 部芯片(U20、U21)；所述總線驅(qū)動單元由驅(qū)動芯片SN75ALS160(U23)和SN75ALS162 (U24) 組成，芯片 SN75ALS160 的管腳(DI01M DI08M)通過分壓阻排(RN26、RN28、RN29、RN30) 與現(xiàn)場可編程邏輯陣列模塊(FPGA)的I/O上對應(yīng)的GPIB插座信號相連，輸出端接GPIB插 座；所述現(xiàn)場可編程邏輯陣列模塊(FPGA)由可編程邏輯芯片XC3S200(U31)，20Mhz晶振、 電可擦除存儲器(U22)程序下載接口(JP1)組成，所述20Mhz晶振是用于可編程邏輯芯片 XC3S200(U31)的輸入時鐘；所述LAN接口由以太控制器DM9000(U8)組成。
3.根據(jù)權(quán)利要求1或2所述的LAN/GPIB接口轉(zhuǎn)換裝置，其特征在于所述LAN/GPIB接 口轉(zhuǎn)換裝置還包括與CPU單元相互通信的顯示單元。
4.根據(jù)權(quán)利要求3所述的LAN/GPIB接口轉(zhuǎn)換裝置，其特征在于所述顯示單元包括三 態(tài)總線緩沖器(U11)、液晶顯示器連接插座(J7)和液晶顯示器，所述CPU單元的CPU芯片 (U1)的管腳(VD8 VD21)經(jīng)過三態(tài)總線緩沖器(U11)緩沖后與液晶顯示器連接插座(J7) 相連，所述液晶顯示器連接插座(J7)與液晶顯示器相連。
5.根據(jù)權(quán)利要求4所述的LAN/GPIB接口轉(zhuǎn)換裝置，其特征在于所述GPIB插座是24 針標(biāo)準(zhǔn)插座。
專利摘要本實(shí)用新型涉及一種LAN/GPIB接口轉(zhuǎn)換裝置，其包括依次連接且相互通信的GPIB插座、總線驅(qū)動單元、現(xiàn)場可編程邏輯陣列模塊(FPGA)、CPU單元以及LAN接口，GPIB插座與GPIB總線相連，LAN接口與LAN總線連接；總線驅(qū)動單元用于增強(qiáng)GPIB總線信號的驅(qū)動功能；現(xiàn)場可編程邏輯陣列模塊(FPGA)可實(shí)現(xiàn)GPIB協(xié)議與LAN協(xié)議的轉(zhuǎn)換以及GPIB狀態(tài)與LAN狀態(tài)的轉(zhuǎn)換；CPU單元實(shí)現(xiàn)LAN接口和現(xiàn)場可編程邏輯陣列模塊(FPGA)的控制。具有使用簡單、可視性強(qiáng)、便于共享系統(tǒng)的優(yōu)點(diǎn)。
文檔編號H04L29/10GK201608735SQ20092024519
公開日2010年10月13日 申請日期2009年11月11日 優(yōu)先權(quán)日2009年11月11日
發(fā)明者劉學(xué)鋼, 李淑霞, 梁輝, 石俊斌, 翟俊峰, 郭恩全 申請人:陜西海泰電子有限責(zé)任公司