專利名稱：用于sdh系統(tǒng)的解擾碼方法及解擾碼裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及光纖通訊領(lǐng)域，尤其涉及一種用于SDH系統(tǒng)的解擾碼方法及解擾碼裝置。
背景技術(shù)：
隨著SDH(Synchronos Digital Hierarchy，同步數(shù)字分層)向高速方向發(fā)展，ITU-TG.707已經(jīng)提出了STM-256(即40G的高速系統(tǒng))的同步傳遞模式。在網(wǎng)絡(luò)節(jié)點處，為了便于定時恢復(fù)要求STM-N(同步輸送模塊)信號有足夠的比特定時含量，為此采用擾碼器來防止長連0或長連1序列的出現(xiàn)，在節(jié)點的接收端，設(shè)置同樣的解碼器，將信號還原。如圖1所示，在網(wǎng)絡(luò)節(jié)點，待擾數(shù)據(jù)經(jīng)過擾碼器被加擾，加擾后的數(shù)據(jù)經(jīng)過成幀通過網(wǎng)絡(luò)傳輸出去。在下一節(jié)點，接收到的數(shù)據(jù)先經(jīng)過解幀，再經(jīng)過解碼器解擾碼，信息被還原，然后提取所需信息。為配合STM-256同步傳遞模式，ITU_T G.707給出的擾碼的生成多項式是x7+x6+1以及串行的同步擾碼器。由生成多項式可知，由該多項式計算出的偽隨機序列長度為127，如果還是用串行的辦法來產(chǎn)生這個序列就需要很高的時鐘頻率，這對于設(shè)計芯片是非常不利的。于是有一些文章介紹用“矩陣法”來推行并行算法。但這種算法應(yīng)用于實際設(shè)計時只適合于較低位數(shù)的并行解決方案，如8位、32位；但是到了128位并行處理時就需要繁復(fù)的推算且?guī)磔^多的組合邏輯，從而造成較大的延時，不利于信號的后續(xù)處理，更不適用于40G或以上的高速系統(tǒng)。

發(fā)明內(nèi)容本發(fā)明的主要目的就是為了解決現(xiàn)有技術(shù)的問題，提供一種用于SDH系統(tǒng)的解擾碼方法，能夠在較低時鐘頻率下產(chǎn)生擾碼，降低芯片的設(shè)計難度，簡化處理過程。
本發(fā)明的另一目的就是為了解決現(xiàn)有技術(shù)的問題，提供一種解擾碼裝置，能夠在較低時鐘頻率下產(chǎn)生擾碼，適合于高速光通信系統(tǒng)。
為實現(xiàn)上述目的，本發(fā)明提出的一種用于SDH系統(tǒng)的解擾碼方法，包括擾碼步驟和解擾碼步驟，所述擾碼步驟包括以下步驟A1、在每一時鐘脈沖到來時擾碼器并行輸出128位的擾碼序列；A2、將擾碼序列與網(wǎng)絡(luò)節(jié)點需要傳輸出去的數(shù)據(jù)流進行128位的并行異或；A3、將擾碼后的新的數(shù)據(jù)流通過網(wǎng)絡(luò)傳送給下一節(jié)點；所述解擾碼步驟包括以下步驟B1、在每一時鐘脈沖到來時所述擾碼器并行輸出128位的擾碼序列；
B2、將擾碼與網(wǎng)絡(luò)節(jié)點接收到的數(shù)據(jù)流進行128位的并行異或；B3、將解擾后的數(shù)據(jù)流通過處理提取所需信息。
優(yōu)選的，所述擾碼器為128位的并行輸出移位寄存器，所述擾碼序列由生成多項式x7+x6+1計算出來的整個周期為127的偽隨機序列值和該序列值中的某一個值組成。
所述擾碼序列的初始值由生成多項式x7+x6+1計算出來的整個周期為127的偽隨機序列值和該序列值中的第一個值組成。
為實現(xiàn)上述目的，本發(fā)明提出的一種用于SDH系統(tǒng)的解擾碼裝置，包括擾碼器和與所述擾碼器相對應(yīng)的解碼器，所述擾碼器包括擾碼發(fā)生單元和第一異或門電路，所述第一異或門電路用于將待擾碼的數(shù)據(jù)流和擾碼發(fā)生單元輸出的擾碼進行異或邏輯運算，并輸出加擾后的數(shù)據(jù)流；所述解碼器包括擾碼發(fā)生單元和第二異或門電路，所述第二異或門電路用于將待解擾的數(shù)據(jù)流和擾碼發(fā)生單元輸出的擾碼進行異或邏輯運算，并輸出解擾后的數(shù)據(jù)流；所述擾碼發(fā)生單元為128位的并行輸出移位寄存器，所述第一異或門電路和第二異或門電路各包括128個異或門，每個異或門的一個輸入端輸入一個字節(jié)的待加擾或解擾數(shù)據(jù)，另一個輸入端輸入移位寄存器的一個輸出值。
優(yōu)選的，所述移位寄存器由128個D觸發(fā)器組成，前一級D觸發(fā)器的輸出端依次接到下一級D觸發(fā)器的輸入端，第二級D觸發(fā)器的輸出端與最后一級D觸發(fā)器的輸入端相連。
本發(fā)明的有益效果是本發(fā)明根據(jù)偽隨機序列在SDH系統(tǒng)中的應(yīng)用原理，將解擾碼方案用位寬為128位的移位寄存器的并行方案解決，能夠同步高速地完成擾碼和解碼，有效降低了產(chǎn)生擾碼的時鐘頻率，處理過程簡單，并且有利于芯片的設(shè)計，可以設(shè)計在單塊芯片上也可以用FPGA(現(xiàn)場可編程門陣列Field Programmable Gate-Array)來實現(xiàn)，方案簡單易行，對成本也不會有太大的影響，特別適合于40G或以上的高速SDH系統(tǒng)。
本發(fā)明的特征及優(yōu)點將通過實施例結(jié)合附圖進行詳細說明。

圖1是對數(shù)據(jù)流進行擾碼和解擾碼的示意圖；圖2是本發(fā)明的一種實施例的移位寄存器與異或門電路的連接圖；圖3是本發(fā)明的128位數(shù)據(jù)隨時鐘的移位圖。
具體實施方式解擾碼裝置包括擾碼器和解碼器，擾碼器用于在網(wǎng)絡(luò)節(jié)點輸出數(shù)據(jù)時為數(shù)據(jù)加擾，解碼器用于在網(wǎng)絡(luò)節(jié)點接收到數(shù)據(jù)后為數(shù)據(jù)解擾。通常，每個節(jié)點既有擾碼器，也有解碼器，前一個傳送數(shù)據(jù)的節(jié)點的擾碼器和后一個接收數(shù)據(jù)的節(jié)點的解碼器組成一對相對應(yīng)的擾碼器和解碼器。擾碼器和解碼器為相同的裝置，包括擾碼發(fā)生單元和異或門電路2，擾碼發(fā)生單元為位寬為128位的移位寄存器1，異或門電路2包括128個異或門，移位寄存器1由128個D觸發(fā)器組成，每個D觸發(fā)器的輸出端Q既作為前級D觸發(fā)器的輸入端，又同時輸出，從而組成128位序列，給數(shù)據(jù)流加擾或者解擾。并且移位寄存器1的第二級D觸發(fā)器的輸出端與最后一級D觸發(fā)器的輸入端相連。rst是復(fù)位信號，clk是時鐘信號，rst和clk接到每個觸發(fā)器。S1-S128是D觸發(fā)器輸出的擾碼信號，d1-d128是數(shù)據(jù)流，即待加擾或解擾的信號，D1-D128是加擾或解擾后輸出的信號。每一觸發(fā)器的輸出端連接異或門的一個輸入端，異或門的另一個輸入端輸入需發(fā)送或接收到的數(shù)據(jù)流中的一個比特位，使擾碼序列和數(shù)據(jù)流進行一比特對一比特的異或運算。移位寄存器的初始值由生成多項式x7+x6+1計算出來的整個周期為127的偽隨機序列值和該序列值中的第一個值組成。利用生成多項式x7+x6+1可計算出周期位127的偽隨機序列，如果要進行128位的并行處理，顯然已經(jīng)超出了偽隨機序列的長度，所以將移位寄存器的第二級D觸發(fā)器的輸出端Q2與最后一級D觸發(fā)器的輸入端D128相連，從而使移位寄存器可隨著時鐘脈沖的到來循環(huán)輸出一位寬為128位的擾碼序列，該擾碼序列由生成多項式x7+x6+1計算出來的整個周期為127的偽隨機序列值和該序列值中的某一個值組成。
下面說明其處理流程，包括以下步驟1、根據(jù)生成多項式x7+x6+1計算偽隨機序列m1，m2，m3，......，m126，m127，計算序列值的方法可以按照偽隨機序列原理用matlab語言或C語言編程計算得到；2、將由所述偽隨機序列值和該序列值中的第一個值組成初始值對應(yīng)寫入所述移位寄存器中，初始值如圖3所示，初始值為m1，m2，m3，......，m126，m127，m1，寫入的方法可以采用串行輸入等現(xiàn)有技術(shù)；3、每來一個時鐘脈沖，移位寄存器中的128位數(shù)據(jù)即S128-S1由高位向低位移出一位，對應(yīng)圖3就是向左移出一位，同時所述移位寄存器并行輸出一擾碼序列，且移位寄存器的第一級觸發(fā)器的輸出值S1與最后一級觸發(fā)器的輸出值S128總是相同。例如，當(dāng)?shù)谝粋€時鐘脈沖到來時，移位寄存器的值為m2m3m4......mk-1mkmk+1......m127m1m2，當(dāng)?shù)趉-2個時鐘脈沖到來時，移位寄存器的值為mk-1mkmk+1......m127m1m2......mk+1mkmk-1。
4、128位擾碼序列被分別輸入128個異或門，與數(shù)據(jù)流中的一個比特位進行異或，并輸出加擾或解擾后的數(shù)據(jù)流。
當(dāng)移位寄存器的最后一級D觸發(fā)器的輸入端D128與第二級或第三級D觸發(fā)器的輸入端相連時，同理可知移位寄存器的第二級、第三級D觸發(fā)器的輸出值S2或S3與最后一級觸發(fā)器的輸出值S128總是相同。
權(quán)利要求
1.一種用于SDH系統(tǒng)的解擾碼方法，包括擾碼步驟和解擾碼步驟，其特征在于所述擾碼步驟包括以下步驟A1、在每一時鐘脈沖到來時擾碼器并行輸出128位的擾碼序列；A2、將擾碼序列與網(wǎng)絡(luò)節(jié)點需要傳輸出去的數(shù)據(jù)流進行128位的并行異或；A3、將擾碼后的新的數(shù)據(jù)流通過網(wǎng)絡(luò)傳送給下一節(jié)點；所述解擾碼步驟包括以下步驟B1、在每一時鐘脈沖到來時所述擾碼器并行輸出128位的擾碼序列；B2、將擾碼與網(wǎng)絡(luò)節(jié)點接收到的數(shù)據(jù)流進行128位的并行異或；B3、將解擾后的數(shù)據(jù)流通過處理提取所需信息。
2.如權(quán)利要求1所述的解擾碼方法，其特征在于所述擾碼器為128位的并行輸出移位寄存器，所述擾碼序列由生成多項式x7+x6+1計算出來的整個周期為127的偽隨機序列值和該序列值中的某一個值組成。
3.如權(quán)利要求2所述的解擾碼方法，其特征在于所述移位寄存器由128個D觸發(fā)器組成。
4.如權(quán)利要求2或3所述的解擾碼方法，其特征在于所述擾碼序列的初始值由生成多項式x7+x6+1計算出來的整個周期為127的偽隨機序列值和該序列值中的第一個值組成。
5.如權(quán)利要求4所述的解擾碼方法，其特征在于所述擾碼的生成包括以下步驟C1、根據(jù)生成多項式x7+x6+1計算偽隨機序列；C2、將由所述偽隨機序列值和該序列值中的第一個值組成初始值對應(yīng)寫入所述移位寄存器中，C3、每來一個時鐘脈沖，所述移位寄存器中數(shù)據(jù)由高位向低位移出一位，同時所述移位寄存器并行輸出一擾碼，且移位寄存器的第一級觸發(fā)器的輸出值與最后一級觸發(fā)器的輸出值相同。
6.用于SDH系統(tǒng)的解擾碼裝置，包括擾碼器和與所述擾碼器相對應(yīng)的解碼器，所述擾碼器包括擾碼發(fā)生單元和第一異或門電路，所述第一異或門電路用于將待擾碼的數(shù)據(jù)流和擾碼發(fā)生單元輸出的擾碼進行異或邏輯運算，并輸出加擾后的數(shù)據(jù)流；所述解碼器包括擾碼發(fā)生單元和第二異或門電路，所述第二異或門電路用于將待解擾的數(shù)據(jù)流和擾碼發(fā)生單元輸出的擾碼進行異或邏輯運算，并輸出解擾后的數(shù)據(jù)流；其特征在于所述擾碼發(fā)生單元為128位的并行輸出移位寄存器，所述第一異或門電路和第二異或門電路各包括128個異或門，每個異或門的一個輸入端輸入一個字節(jié)的待加擾或解擾數(shù)據(jù)，另一個輸入端輸入移位寄存器的一個輸出值。
7.如權(quán)利要求6所述的解擾碼裝置，其特征在于所述移位寄存器由128個D觸發(fā)器組成，前一級D觸發(fā)器的輸出端依次接到下一級D觸發(fā)器的輸入端，第二級D觸發(fā)器的輸出端與最后一級D觸發(fā)器的輸入端相連。
8.如權(quán)利要求6或7所述的解擾碼裝置，其特征在于所述移位寄存器的初始值由生成多項式x7+x6+1計算出來的整個周期為127的偽隨機序列值和該序列值中的第一個值組成。
全文摘要
本發(fā)明公開了一種用于SDH系統(tǒng)的解擾碼方法，包括擾碼步驟和解擾碼步驟，擾碼步驟包括在每一時鐘脈沖到來時擾碼器并行輸出128位擾碼序列；將擾碼與網(wǎng)絡(luò)節(jié)點需要傳輸出去的數(shù)據(jù)流進行并行異或；將擾碼后的新的數(shù)據(jù)流通過網(wǎng)絡(luò)傳送給下一節(jié)點；解擾碼步驟包括在每一時鐘脈沖到來時擾碼器并行輸出128位擾碼序列；將擾碼與網(wǎng)絡(luò)節(jié)點接收到的數(shù)據(jù)流進行并行異或；將解擾后的數(shù)據(jù)流通過處理提取所需的信息。本發(fā)明能夠同步高速地完成擾碼和解碼，有效降低了產(chǎn)生擾碼/解碼的時鐘頻率，從而降低了功耗，有利于系統(tǒng)和芯片的設(shè)計，特別適合于40G或以上的高速SDH系統(tǒng)。
文檔編號H04J3/06GK1719758SQ200510021260
公開日2006年1月11日 申請日期2005年7月8日 優(yōu)先權(quán)日2005年7月8日
發(fā)明者劉愛珊 申請人:康佳集團股份有限公司