專利名稱：幀同步并行擾碼器和并行解擾器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種傳輸系統(tǒng)的編碼和解碼電路，確切地說(shuō)，涉及一種用于同步數(shù)字系列(SDH)傳輸系統(tǒng)的幀同步并行擾碼器和并行解擾器，屬于傳輸數(shù)字信息的編碼控制電路技術(shù)領(lǐng)域。
背景技術(shù)：
同步數(shù)字系列(SDH，Synchronous Digital Hierarchy)是一種光纖通信系統(tǒng)中的數(shù)字通信體系，也是一套新的國(guó)際通信標(biāo)準(zhǔn)。SDH概念的基礎(chǔ)是美國(guó)貝爾通信技術(shù)研究所提出來(lái)的同步光網(wǎng)絡(luò)(SONET)。國(guó)際電話電報(bào)咨詢委員會(huì)(CCITT，即現(xiàn)在的國(guó)際電信聯(lián)盟電信標(biāo)準(zhǔn)部ITU-T)于1988年接受了SONET概念，并重新命名為SDH，使其成為既適用于光纖也適用于微波和衛(wèi)星傳輸?shù)耐ㄓ眉夹g(shù)體制。SDH既是一個(gè)組網(wǎng)原則，又是一套復(fù)用的傳輸方法。在SDH基礎(chǔ)上，可以建成一個(gè)能夠靈活、可靠地遙控管理的全國(guó)電信傳輸網(wǎng)乃至全世界的電信傳輸網(wǎng)。該SDH傳輸網(wǎng)可以非常方便地?cái)U(kuò)展新業(yè)務(wù)，還可以使不同廠家生產(chǎn)的設(shè)備互通使用。
在數(shù)字傳輸系統(tǒng)中，擾碼已經(jīng)是一種相當(dāng)成熟的對(duì)數(shù)字信息進(jìn)行隨機(jī)化處理的編碼技術(shù)，數(shù)據(jù)源發(fā)送的數(shù)字信息經(jīng)過(guò)擾碼處理，就變換為近似于白噪聲的數(shù)字序列，從而消除了信息模式對(duì)系統(tǒng)性能的影響。目前，擾碼技術(shù)已被廣泛應(yīng)用在通信的各個(gè)領(lǐng)域。
目前在SDH系統(tǒng)中，所進(jìn)行的擾碼處理通常是這樣安排的在發(fā)送端，將要傳送的數(shù)字序列信號(hào){bk}與發(fā)送端本地產(chǎn)生的偽隨機(jī)序列{sk}進(jìn)行模2加，并將得到的近似白噪聲的擾碼序列{bk+sk}送到傳輸線路中；在接收端，接收到{bk+sk}信號(hào)以后，與接收端本地產(chǎn)生的偽隨機(jī)序列信號(hào){s’k}進(jìn)行模2加，得到{bk+sk+s’k}數(shù)字序列信號(hào)。只要接收端本地產(chǎn)生的偽隨機(jī)序列信號(hào)與發(fā)送端有相同的生成多項(xiàng)式和相位，即{sk}＝{s’k}，則{bk+sk+s’k}≡{bk}，便可恢復(fù)原發(fā)送端擾碼前的數(shù)字序列信號(hào)。因此接收端恢復(fù)原信號(hào)的條件為收、發(fā)兩端的偽隨機(jī)序列相同并同步工作。
參見(jiàn)圖1和圖2，現(xiàn)在的幀同步擾碼(FSS)系統(tǒng)中，擾碼方案是先將多路并行的低速支路信號(hào)進(jìn)行同步字節(jié)交錯(cuò)復(fù)接，得到一個(gè)匯總的高速信號(hào)后，再進(jìn)行擾碼處理(如圖1所示)；或者是將多路并行的低速支路信號(hào)進(jìn)行并串轉(zhuǎn)換之后，再進(jìn)行擾碼處理(如圖2所示)。這種電路結(jié)構(gòu)被稱為串行擾碼，其特點(diǎn)是電路簡(jiǎn)單，因而經(jīng)常用于信號(hào)速率不太高的系統(tǒng)中。
現(xiàn)在，一般的擾碼器都是由n節(jié)線性反饋移位寄存器組成，通過(guò)選擇反饋邏輯函數(shù)和使用反饋移位寄存器獲得周期為2n-1的偽隨機(jī)噪聲編碼(擾碼)序列，通稱為M序列。因此，反饋移位寄存器是實(shí)現(xiàn)擾碼的基礎(chǔ)，根據(jù)反饋邏輯函數(shù)的數(shù)學(xué)性質(zhì)，擾碼器可分為線性反饋移位寄存器和非線性反饋移位寄存器兩類。即如果反饋邏輯函數(shù)是一個(gè)線性齊次多項(xiàng)式時(shí)，為線性反饋移位寄存器，否則為非線性反饋移位寄存器。
在線性反饋移位寄存器中，一般是通過(guò)模2加的反饋網(wǎng)絡(luò)將末級(jí)與中間某些級(jí)的輸出反饋到最前邊的一級(jí)，或是將最后一級(jí)的輸出反饋到此級(jí)的前級(jí)與中間的適當(dāng)級(jí)。由于不同的反饋形式，決定了線性反饋移位寄存器的不同性質(zhì)和所產(chǎn)生的不同偽隨機(jī)序列，前者稱為簡(jiǎn)單線性反饋移位寄存器的偽隨機(jī)序列發(fā)生器(SSRG，Simple Shift Register Generator)，后者則稱為模塊式線性反饋移位寄存器的偽隨機(jī)序列發(fā)生器(MSRG，Modular Shift Register Generator)。
參見(jiàn)圖3，在ITU-T關(guān)于SDH的標(biāo)準(zhǔn)G.707中，規(guī)定了產(chǎn)生偽隨機(jī)序列的移位寄存器的本征多項(xiàng)式，即簡(jiǎn)單移位寄存器序列發(fā)生器(SSRG)的線性反饋網(wǎng)絡(luò)表達(dá)式為1+X6+X7，且在每一幀的開(kāi)始處移位寄存器復(fù)位成“1111111”。
為了保證接收端能夠順利可靠地解擾及恢復(fù)原信號(hào)，在接收端除了應(yīng)有與發(fā)送端完全相同的反饋移位寄存器的偽隨機(jī)序列發(fā)生器(SRG)之外，還必須保證接收端的SRG與發(fā)送端的SRG同步工作。依據(jù)收、發(fā)SRG同步方式的不同，可將擾碼分為幀同步擾碼(FSS，F(xiàn)rame Synchronous Scrambling)、分布式抽樣擾碼(DDS，Distributed Sample Scrambling)和自同步擾碼(SSS，SelfSynchronous Scrambling)三種。
在ITU-T關(guān)于SDH的標(biāo)準(zhǔn)G.707中，規(guī)定采用幀同步擾碼技術(shù)。幀同步串行擾碼(FSS)是在每個(gè)信號(hào)幀的開(kāi)始時(shí)將收、發(fā)端的SRG均復(fù)位到全“1”狀態(tài)，從而實(shí)現(xiàn)收、發(fā)端的SRG同步工作的技術(shù)。圖1就是幀同步擾碼(FSS)系統(tǒng)中的一種擾碼器和解碼器的電路結(jié)構(gòu)方框圖。
參見(jiàn)圖1，發(fā)送端是用SRG產(chǎn)生的偽隨機(jī)序列{sk}對(duì)輸入信號(hào){bk}進(jìn)行擾碼，得到擾碼信號(hào){bk+sk}后，再向接收方發(fā)送；在接收端，對(duì)發(fā)送方來(lái)的擾碼信號(hào){bk+sk}先用SRG產(chǎn)生的偽隨機(jī)序列{s’k}進(jìn)行解擾，即模2加，得到{sk+sk+s’k}后恢復(fù)了原信號(hào){bk}。這里接收端實(shí)現(xiàn)解擾的充要條件是接收端的SRG必須與發(fā)送端的SRG完全相同，并在每幀開(kāi)始時(shí)由幀同步脈沖將SRG復(fù)位，藉以實(shí)現(xiàn)收、發(fā)SRG的同步工作。
在高速SDH光纜傳輸系統(tǒng)中，由于受器件工作速率的限制，現(xiàn)在使用的一般串行擾碼技術(shù)已經(jīng)很難實(shí)現(xiàn)信息的擾碼處理，因此人們又引入了并行擾碼的概念。與串行擾碼相對(duì)應(yīng)，根據(jù)運(yùn)用場(chǎng)合的不同，并行擾碼中的擾碼也有兩種實(shí)現(xiàn)方案第一種方案參見(jiàn)圖4先用并行SRG(即PSRG)產(chǎn)生的偽隨機(jī)序列{sk∫}(j＝0，1，…，N-1)對(duì)輸入的N路并行低速支路信號(hào){bkj}(j＝0，1，…，N-1)分別進(jìn)行并行的擾碼處理，然后進(jìn)行同步字節(jié)交錯(cuò)復(fù)接，最后得到高速的匯總信號(hào){bk+sk}。第二種方案參見(jiàn)圖5先由并行的偽隨機(jī)序列{skj}(j＝0，1，…，N-1)對(duì)N路并行輸入的信號(hào){Bkj}(j＝0，1，…，N-1)分別進(jìn)行并行擾碼處理，得到并行的{bkj+skJ}的擾碼信號(hào)后，再進(jìn)行并串轉(zhuǎn)換，最后得到高速的串行擾碼信號(hào){bk+sk}。圖4和圖5中產(chǎn)生并行偽隨機(jī)序列{sjk}的并行SRG與串行SRG一樣，都是在每幀開(kāi)始時(shí)由幀同步脈沖將PSRG或SRG復(fù)位，從而實(shí)現(xiàn)收、發(fā)SRG同步工作。
由于并行擾碼的電路結(jié)構(gòu)比較復(fù)雜，使用現(xiàn)場(chǎng)可編程門陣列(FPGA)器件實(shí)現(xiàn)時(shí)，占用的資源比較多，而使用通用集成電路實(shí)現(xiàn)時(shí)，占用的面積較大；而且，電路結(jié)構(gòu)復(fù)雜，通常還會(huì)導(dǎo)致功耗增加和可靠性降低。因此，如何利用現(xiàn)有的器件建構(gòu)成一個(gè)電路比較簡(jiǎn)單的并行擾碼器和解擾器就成為業(yè)內(nèi)人士關(guān)注和研發(fā)的新課題。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種用于同步數(shù)字系列(SDH)傳輸系統(tǒng)的并行擾碼器和并行解擾器，該并行擾碼器和并行解擾器的電路結(jié)構(gòu)比現(xiàn)有技術(shù)大為簡(jiǎn)化，從而節(jié)省器件資源，降低電路功耗，還可以提高工作可靠性。
本發(fā)明的目的是這樣實(shí)現(xiàn)的一種用于同步數(shù)字系列SDH傳輸系統(tǒng)的幀同步并行擾碼器，包括在一個(gè)時(shí)鐘節(jié)拍同時(shí)產(chǎn)生并行的16比特偽隨機(jī)序列的反饋移位寄存器；其特征在于所述產(chǎn)生并行的16比特偽隨機(jī)序列的反饋移位寄存器是由16個(gè)D觸發(fā)器組成的移位寄存器和16個(gè)異或門組成的反饋網(wǎng)絡(luò)構(gòu)成，所述16比特偽隨機(jī)序列與16位并行輸入信號(hào)分別按位異或后，形成擾碼后的信號(hào)輸出。
所述16個(gè)D觸發(fā)器，即D15～D0組成的反饋移位寄存器中，該16個(gè)D觸發(fā)器D15～D0的時(shí)鐘端都與同一個(gè)時(shí)鐘信號(hào)相連接；其中D15～D9和D2觸發(fā)器的置位端，以及D8～D3與D1、D0觸發(fā)器的置零端分別連接幀同步脈沖，以便使該反饋移位寄存器D15～D0在每幀開(kāi)始時(shí)復(fù)位為1111111000000100。
所述16個(gè)D觸發(fā)器，即D15～D0組成的反饋移位寄存器的反饋網(wǎng)絡(luò)是分別由16個(gè)異或門及其輸入信號(hào)所構(gòu)成，該反饋移位寄存器的反饋網(wǎng)絡(luò)的各個(gè)反饋邏輯函數(shù)如下述各式所示(1)D15＝Q6^Q5(2)D14＝Q5^Q4(3)D13＝Q4^Q3(4)D12＝Q3^Q2(5)D11＝Q2^Q1(6)D10＝Q1^Q0(7)D9＝Q0^D15＝Q0^Q6^Q5(8)D8＝D15^D14＝Q6^Q4
(9)D7＝D14^D13＝Q5^Q3(10)D6＝D13^D12＝Q4^Q2(11)D5＝D12^D11＝Q3^Q1(12)D4＝D11^D10＝Q2^Q0(13)D3＝D10^D9＝Q1^Q6^Q5(14)D2＝D9^D8＝Q0^Q5^Q4(15)D1＝D8^D7＝Q6^Q4^Q5^Q3(16)D0＝D7^D6＝Q5^Q3^Q4^Q2式中^表示異或運(yùn)算，D15～D0表示偽隨機(jī)序列的后續(xù)狀態(tài)，Q15～Q0表示并行化后產(chǎn)生的偽隨機(jī)序列的當(dāng)前狀態(tài)。
本發(fā)明的目的是這樣實(shí)現(xiàn)的一種同步數(shù)字系列SDH傳輸系統(tǒng)的幀同步并行解擾器，包括在一個(gè)時(shí)鐘節(jié)拍同時(shí)產(chǎn)生并行的16比特偽隨機(jī)序列的反饋移位寄存器；其特征在于所述產(chǎn)生并行的16比特偽隨機(jī)序列的反饋移位寄存器是由16個(gè)D觸發(fā)器組成的移位寄存器和16個(gè)異或門組成的反饋網(wǎng)絡(luò)構(gòu)成，所述16比特偽隨機(jī)序列與16位并行擾碼信號(hào)分別按位異或后實(shí)現(xiàn)解擾，形成16位的并行信號(hào)輸出。
所述16個(gè)D觸發(fā)器，即D15～D0組成的反饋移位寄存器中，該16個(gè)D觸發(fā)器D15～D0的時(shí)鐘端都與同一個(gè)時(shí)鐘信號(hào)相連接；其中D15～D9和D2觸發(fā)器的置位端，以及D8～D3與D1、D0觸發(fā)器的置零端分別連接幀同步脈沖，以便使該反饋移位寄存器D15～D0在每幀開(kāi)始時(shí)復(fù)位為1111111000000100。
所述16個(gè)D觸發(fā)器，即D15～D0組成反饋移位寄存器的反饋網(wǎng)絡(luò)是分別由16個(gè)異或門及其輸入信號(hào)所構(gòu)成，該反饋移位寄存器的反饋網(wǎng)絡(luò)的各個(gè)反饋邏輯函數(shù)如下述各式所示(1)D15＝Q6^Q5(2)D14＝Q5^Q4(3)D13＝Q4^Q3(4)D12＝Q3^Q2(5)D11＝Q2^Q1(6)D10＝Q1^Q0(7)D9＝Q0^D15＝Q0^Q6^Q5(8)D8＝D15^D14＝Q6^Q4(9)D7＝D14^D13＝Q5^Q3(10)D6＝D13^D12＝Q4^Q2(11)D5＝D12^D11＝Q3^Q1(12)D4＝D11^D10＝Q2^Q0(13)D3＝D10^D9＝Q1^Q6^Q5(14)D2＝D9^D8＝Q0^Q5^Q4
(15)D1＝D8^D7＝Q6^Q4^Q5^Q3(16)D0＝D7^D6＝Q5^Q3^Q4^Q2式中^表示異或運(yùn)算，D15～D0表示偽隨機(jī)序列的后續(xù)狀態(tài)，Q15～Q0表示并行化后產(chǎn)生的偽隨機(jī)序列的當(dāng)前狀態(tài)。
本發(fā)明的有益效果是電路結(jié)構(gòu)簡(jiǎn)單，降低了電路功耗，工作穩(wěn)定可靠，便于使用普通集成電路實(shí)現(xiàn)，并且減少了占用的芯片面積。


圖1(A)、(B)分別是目前在SDH復(fù)用器中經(jīng)常使用的幀同步擾碼(FSS)系統(tǒng)的一種擾碼器和解擾器的電路結(jié)構(gòu)方框圖。
圖2(A)、(B)分別是目前在SDH交叉連接器中經(jīng)常使用的幀同步擾碼(FSS)系統(tǒng)的另一種擾碼器和解擾器的電路結(jié)構(gòu)方框圖。
圖3是幀同步擾碼器的電路功能示意圖，該圖所示的偽隨機(jī)序列的移位寄存器的本征多項(xiàng)式，即線性反饋網(wǎng)絡(luò)的函數(shù)表達(dá)式為1+X6+X7。
圖4(A)、(B)分別是應(yīng)用于SDH復(fù)用器中的一種幀同步并行擾碼器和并行解擾器電路結(jié)構(gòu)方框圖。
圖5(A)、(B)分別是本發(fā)明應(yīng)用于SDH交叉連接器中的一種幀同步并行擾碼器和并行解擾器電路結(jié)構(gòu)方框圖。
圖6為本發(fā)明用于SDH傳輸系統(tǒng)的并行擾碼器的一實(shí)施例電路圖。
圖7為本發(fā)明用于SDH傳輸系統(tǒng)的并行解擾器的一實(shí)施例電路圖。
具體實(shí)施例方式
下面結(jié)合附圖具體介紹本發(fā)明所采用的技術(shù)方案和工作原理。
根據(jù)圖3所示的幀同步擾碼器的功能圖及其工作原理可知該簡(jiǎn)單線性反饋移位寄存器產(chǎn)生的偽隨機(jī)序列只與該偽隨機(jī)序列以前的狀態(tài)有關(guān)。因此，在該串行的簡(jiǎn)單線性反饋移位寄存器的偽隨機(jī)序列發(fā)生器基礎(chǔ)上實(shí)現(xiàn)并行化的關(guān)鍵是要找出該偽隨機(jī)序列每一位輸出參數(shù)與序列以前的狀態(tài)的關(guān)系。
根據(jù)圖3的電路結(jié)構(gòu)可知當(dāng)前最新產(chǎn)生的偽隨機(jī)比特只與此前的第六個(gè)和第七個(gè)周期產(chǎn)生的偽隨機(jī)比特有關(guān)，具體的反饋邏輯關(guān)系式為D0＝Q7^Q6。
如果將并行化后產(chǎn)生的偽隨機(jī)序列的當(dāng)前狀態(tài)使用Q15～Q0表示，偽隨機(jī)序列的后續(xù)狀態(tài)用D15～D0表示，以及考慮到在SDH傳輸系統(tǒng)中進(jìn)行串并轉(zhuǎn)換時(shí)，先接收到的比特放在最高位的慣例，在設(shè)計(jì)本發(fā)明并行的偽隨機(jī)序列發(fā)生器時(shí)也必須要遵循這一慣例。這樣將圖3中的偽隨機(jī)序列發(fā)生器實(shí)現(xiàn)并行化后，在一個(gè)時(shí)鐘周期中能夠得到16個(gè)偽隨機(jī)比特，但是它的功能特性應(yīng)該保持不變。也就是說(shuō)，如果將并行產(chǎn)生的偽隨機(jī)序列按照下式來(lái)排列 其中Q15～Q0表示當(dāng)前的偽隨機(jī)序列，而直線右側(cè)的D15～D0表示下一個(gè)時(shí)鐘周期的偽隨機(jī)序列，其取決于各個(gè)D觸發(fā)器的輸入端狀態(tài)。
依據(jù)從圖3得出的反饋邏輯關(guān)系式D0＝Q7^Q6，可以推導(dǎo)出D15＝Q6^Q5，D14＝Q5^Q4的反饋邏輯關(guān)系式，依此類推還可以得出決定D13～D0的反饋邏輯關(guān)系式，如下述各式所示(1)D15＝Q6^Q5(2)D14＝Q5^Q4(3)D13＝Q4^Q3(4)D12＝Q3^Q2(5)D11＝Q2^Q1(6)D10＝Q1^Q0(7)D9＝Q0^D15＝Q0^Q6^Q5(8)D8＝D15^D14＝Q6^Q4(9)D7＝D14^D13＝Q5^Q3(10)D6＝D13^D12＝Q4^Q2(11)D5＝D12^D11＝Q3^Q1(12)D4＝D11^D10＝Q2^Q0(13)D3＝D10^D9＝Q1^Q6^Q5(14)D2＝D9^D8＝Q0^Q5^Q4(15)D1＝D8^D7＝Q6^Q4^Q5^Q3(16)D0＝D7^D6＝Q5^Q3^Q4^Q2式中^表示異或運(yùn)算，D15～D0表示偽隨機(jī)序列的后續(xù)狀態(tài)，Q15～Q0表示并行化后產(chǎn)生的偽隨機(jī)序列的當(dāng)前狀態(tài)。
國(guó)際電信聯(lián)盟的標(biāo)準(zhǔn)化部門ITU-T在關(guān)于SDH的標(biāo)準(zhǔn)G.707中給出如圖3所示的擾碼功能圖時(shí)，明確規(guī)定該圖中的串行偽隨機(jī)序列產(chǎn)生器的初始狀態(tài)為1111111。根據(jù)該規(guī)定，可以確定本發(fā)明的并行偽隨機(jī)序列產(chǎn)生器的初始狀態(tài)。為了與圖3中的串行偽隨機(jī)序列產(chǎn)生器的功能等效，Q15～Q9的初始狀態(tài)應(yīng)該為1111111；而Q8～Q0的初始狀態(tài)則可依據(jù)下面的關(guān)系式得到Q8＝Q15^Q14＝1^1＝0；Q7＝Q14^Q13＝1^1＝0；Q6＝Q13^Q12＝1^1＝0；Q5＝Q12^Q11＝1^1＝0；Q4＝Q11^Q10＝1^1＝0；Q3＝Q10^Q9＝1^1＝0；Q2＝Q9^Q8＝1^0＝1； Q1＝Q8^Q7＝0^0＝0；Q0＝Q7^Q6＝0^0＝0。
綜合上述推導(dǎo)的各式，可以得到本發(fā)明的并行偽隨機(jī)序列產(chǎn)生器的初始狀態(tài)Q15Q14Q13Q12Q11Q10Q9Q8Q7Q6Q5Q4Q3Q2Q1Q0為1111111000000100。
得出上述關(guān)系后，就可以將簡(jiǎn)單線性反饋移位寄存器的偽隨機(jī)序列發(fā)生器(SSRG，Simple Shift Register Generator)和模塊式線性反饋移位寄存器的偽隨機(jī)序列發(fā)生器(MSRGModular Shift Register Generator)結(jié)合起來(lái)構(gòu)造一種并行的偽隨機(jī)序列產(chǎn)生器。
本發(fā)明是使用16個(gè)寄存器來(lái)保存產(chǎn)生的偽隨機(jī)序列，設(shè)置寄存器并行化后產(chǎn)生的偽隨機(jī)序列的當(dāng)前狀態(tài)為Q15～Q0，寄存器構(gòu)成的偽隨機(jī)序列的后續(xù)狀態(tài)則是由各個(gè)寄存器的輸入決定。自然地，根據(jù)上述公式(1)～(16)確定了各個(gè)寄存器的反饋輸入D15～D0。因此，本發(fā)明的并行偽隨機(jī)序列產(chǎn)生器與圖3所示的幀同步擾碼器的功能圖中的串行偽隨機(jī)序列產(chǎn)生器等效。
圖6和圖7展示了本發(fā)明中并行的偽隨機(jī)序列產(chǎn)生器的具體電路圖。
參見(jiàn)圖6，圖中的上半部分為由16個(gè)D觸發(fā)器D15～D0和16個(gè)異或門組成的并行的偽隨機(jī)序列產(chǎn)生電路PSRG。該電路在幀同步信號(hào)為高時(shí)，觸發(fā)器D15～D0分別復(fù)位為1111111000000100。該電路處于正常工作狀態(tài)時(shí)能夠在一個(gè)時(shí)鐘節(jié)拍同時(shí)產(chǎn)生16比特偽隨機(jī)序列，該偽隨機(jī)序列與16位的并行輸入信號(hào)按位異或后，形成擾碼后的信號(hào)輸出。
參見(jiàn)圖7，圖中的上半部分與圖6完全相同，為由16個(gè)D觸發(fā)器D15～D0和16個(gè)異或門組成的并行的偽隨機(jī)序列產(chǎn)生電路PSRG。該電路在幀同步信號(hào)為高時(shí)，觸發(fā)器D15～D0分別復(fù)位為1111111000000100。該電路處于正常工作狀態(tài)時(shí)能夠在一個(gè)時(shí)鐘節(jié)拍同時(shí)產(chǎn)生16比特偽隨機(jī)序列，該偽隨機(jī)序列與16位的并行擾碼信號(hào)按位異或后，實(shí)現(xiàn)解擾，形成16位的并行信號(hào)輸出。
本發(fā)明已經(jīng)使用現(xiàn)場(chǎng)可編程門陣列(FPGA)實(shí)施了SDH傳輸系統(tǒng)的幀同步并行擾碼器和并行解擾器電路，之后，又在40Gbit/S的SDH復(fù)用和解復(fù)用設(shè)備上進(jìn)行了測(cè)試試驗(yàn)，實(shí)施試驗(yàn)的結(jié)果表明該電路的功能完全滿足國(guó)際電信聯(lián)盟有關(guān)SDH的標(biāo)準(zhǔn)G.707的要求，實(shí)現(xiàn)了發(fā)明目的。
權(quán)利要求
1.一種用于同步數(shù)字系列傳輸系統(tǒng)的幀同步并行擾碼器，包括在一個(gè)時(shí)鐘節(jié)拍同時(shí)產(chǎn)生并行的16比特偽隨機(jī)序列的反饋移位寄存器；其特征在于所述產(chǎn)生并行的16比特偽隨機(jī)序列的反饋移位寄存器是由16個(gè)D觸發(fā)器組成的移位寄存器和16個(gè)異或門組成的反饋網(wǎng)絡(luò)構(gòu)成，所述16比特偽隨機(jī)序列與16位并行輸入信號(hào)分別按位異或后，形成擾碼后的信號(hào)輸出。
2.根據(jù)權(quán)利要求1所述的并行擾碼器，其特征在于所述16個(gè)D觸發(fā)器，即D15～D0組成的反饋移位寄存器中，該16個(gè)D觸發(fā)器D15～D0的時(shí)鐘端都與同一個(gè)時(shí)鐘信號(hào)相連接；其中D15～D9和D2觸發(fā)器的置位端，以及D8～D3與D1、D0觸發(fā)器的置零端分別連接幀同步脈沖，以便使該反饋移位寄存器D15～D0在每幀開(kāi)始時(shí)復(fù)位為1111111000000100。
3.根據(jù)權(quán)利要求1所述的并行擾碼器，其特征在于所述16個(gè)D觸發(fā)器，即D15～D0組成的反饋移位寄存器的反饋網(wǎng)絡(luò)是分別由16個(gè)異或門及其輸入信號(hào)所構(gòu)成，該反饋移位寄存器的反饋網(wǎng)絡(luò)的各個(gè)反饋邏輯函數(shù)如下述各式所示(1)D15＝Q6^Q5(2)D14＝Q5^Q4(3)D13＝Q4^Q3(4)D12＝Q3^Q2(5)D11＝Q2^Q1(6)D10＝Q1^Q0(7)D9＝Q0^D15＝Q0^Q6^Q5(8)D8＝D15^D14＝Q6^Q4(9)D7＝D14^D13＝Q5^Q3(10)D6＝D13^D12＝Q4^Q2(11)D5＝D12^D11＝Q3^Q1(12)D4＝D11^D10＝Q2^Q0(13)D3＝D10^D9＝Q1^Q6^Q5(14)D2＝D9^D8＝Q0^Q5^Q4(15)D1＝D8^D7＝Q6^Q4^Q5^Q3(16)D0＝D7^D6＝Q5^Q3^Q4^Q2式中^表示異或運(yùn)算，D15～D0表示偽隨機(jī)序列的后續(xù)狀態(tài)，Q15～Q0表示并行化后產(chǎn)生的偽隨機(jī)序列的當(dāng)前狀態(tài)。
4.一種同步數(shù)字系列SDH傳輸系統(tǒng)的幀同步并行解擾器，包括在一個(gè)時(shí)鐘節(jié)拍同時(shí)產(chǎn)生并行的16比特偽隨機(jī)序列的反饋移位寄存器；其特征在于所述產(chǎn)生并行的16比特偽隨機(jī)序列的反饋移位寄存器是由16個(gè)D觸發(fā)器組成的移位寄存器和16個(gè)異或門組成的反饋網(wǎng)絡(luò)構(gòu)成，所述16比特偽隨機(jī)序列與16位并行擾碼信號(hào)分別按位異或后實(shí)現(xiàn)解擾，形成16位的并行信號(hào)輸出。
5.根據(jù)權(quán)利要求4所述的并行解擾器，其特征在于所述16個(gè)D觸發(fā)器，即D15～D0組成的反饋移位寄存器中，該16個(gè)D觸發(fā)器D15～D0的時(shí)鐘端都與同一個(gè)時(shí)鐘信號(hào)相連接；其中D15～D9和D2觸發(fā)器的置位端，以及D8～D3與D1、D0觸發(fā)器的置零端分別連接幀同步脈沖，以便使該反饋移位寄存器D15～D0在每幀開(kāi)始時(shí)復(fù)位為1111111000000100。
6.根據(jù)權(quán)利要求4所述的并行解擾器，其特征在于所述16個(gè)D觸發(fā)器，即D15～D0組成反饋移位寄存器的反饋網(wǎng)絡(luò)是分別由16個(gè)異或門及其輸入信號(hào)所構(gòu)成，該反饋移位寄存器的反饋網(wǎng)絡(luò)的各個(gè)反饋邏輯函數(shù)如下述各式所示(1)D15＝Q6^Q5(2)D14＝Q5^Q4(3)D13＝Q4^Q3(4)D12＝Q3^Q2(5)D11＝Q2^Q1(6)D10＝Q1^Q0(7)D9＝Q0^D15＝Q0^Q6^Q5(8)D8＝D15^D14＝Q6^Q4(9)D7＝D14^D13＝Q5^Q3(10)D6＝D13^D12＝Q4^Q2(11)D5＝D12^D11＝Q3^Q1(12)D4＝D11^D10＝Q2^Q0(13)D3＝D10^D9＝Q1^Q6^Q5(14)D2＝D9^D8＝Q0^Q5^Q4(15)D1＝D8^D7＝Q6^Q4^Q5^Q3(16)D0＝D7^D6＝Q5^Q3^Q4^Q2式中^表示異或運(yùn)算，D15～D0表示偽隨機(jī)序列的后續(xù)狀態(tài)，Q15～Q0表示并行化后產(chǎn)生的偽隨機(jī)序列的當(dāng)前狀態(tài)。
全文摘要
一種用于同步數(shù)字系列傳輸系統(tǒng)的幀同步并行擾碼器和并行解擾器，分別包括在一個(gè)時(shí)鐘節(jié)拍同時(shí)產(chǎn)生并行的16比特偽隨機(jī)序列的反饋移位寄存器，該反饋移位寄存器由16個(gè)D觸發(fā)器組成的移位寄存器和16個(gè)異或門組成的反饋網(wǎng)絡(luò)構(gòu)成，其中16個(gè)D觸發(fā)器D
文檔編號(hào)H04B10/02GK1697346SQ20041003799
公開(kāi)日2005年11月16日 申請(qǐng)日期2004年5月14日 優(yōu)先權(quán)日2004年5月14日
發(fā)明者張德慧, 蔣林, 曾澤滄, 袁立行 申請(qǐng)人:西安郵電學(xué)院