專利名稱：光同步數(shù)字傳輸系統(tǒng)中的4位并行幀同步加/解擾碼器的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及一種加/解擾碼器，尤其涉及一種光同步數(shù)字傳輸系統(tǒng)中的4位并行加/解擾碼器。
背景技術(shù)：
同步數(shù)字傳輸系統(tǒng)(簡稱SDH/SONET)一般由傳輸設(shè)備和網(wǎng)絡(luò)節(jié)點(diǎn)兩種基本設(shè)備組成，對于光同步傳輸系統(tǒng)，傳輸設(shè)備就是光纜系統(tǒng)，網(wǎng)絡(luò)節(jié)點(diǎn)則比較復(fù)雜，包含終結(jié)設(shè)備(TM)、交叉連接設(shè)備(DXC)、復(fù)用設(shè)備(ADM)等。同步數(shù)字傳輸系統(tǒng)中都是按位(BIT)串行傳送信號，但沒有同時傳送本節(jié)點(diǎn)的時鐘信號，各節(jié)點(diǎn)的接收端所需要的數(shù)據(jù)及時鐘都是從接收到的數(shù)據(jù)信號中恢復(fù)出來的。根據(jù)常用的數(shù)據(jù)時鐘恢復(fù)(CDR)原理，時鐘恢復(fù)依靠數(shù)據(jù)信號的變化沿完成，如果接收到的數(shù)據(jù)流中有長‘1’或者‘0’序列出現(xiàn)，則按該原理恢復(fù)出來的時鐘不很精確，用這樣的時鐘處理數(shù)據(jù)會導(dǎo)致數(shù)據(jù)信息的丟失或者錯誤，因此為了保證在接收端能準(zhǔn)確地進(jìn)行數(shù)據(jù)接收和時鐘提取，必須杜絕傳輸?shù)臄?shù)據(jù)流中有長‘1’或‘0’序列的出現(xiàn)。為此國際電聯(lián)(CCITT)在同步數(shù)字傳輸系統(tǒng)協(xié)議中規(guī)定在發(fā)送端對數(shù)據(jù)進(jìn)行加擾，加擾后的數(shù)據(jù)再經(jīng)過電/光轉(zhuǎn)換后由光纜傳輸；在接收端對從光纜傳來的信號進(jìn)行光/電轉(zhuǎn)換，對轉(zhuǎn)換后的數(shù)據(jù)信號再進(jìn)行時鐘提取、數(shù)據(jù)接收、解擾以及后續(xù)處理。CCITT在協(xié)議G.709中還規(guī)定對STM-N(光同步數(shù)字傳輸系統(tǒng)中最基本、最重要的模塊信號是STM-1信號，線速率為155.2Mbit/s，STM-N信號是將基本模塊信號STM-1同步復(fù)用、經(jīng)字節(jié)間插后的結(jié)果，線速率是N*155.2Mbit/s)段開銷的第一行的9xN個字節(jié)不進(jìn)行擾碼；一旦緊隨STM-N段開銷第一行最后一個字節(jié)的那個字節(jié)的最高位(MSB)一出現(xiàn)，擾碼器應(yīng)自動設(shè)置為“1111111”；擾碼序列的生成多項式為1+X6+X7，擾碼序列長度為127。
在人民出版社出版的韋樂平編著的《光同步數(shù)字傳輸網(wǎng)》(1998年12月第2版)一書中的第56頁給出了一個串行加/解擾碼器的功能圖。請參閱圖1，7個D觸發(fā)器用于移位，D觸發(fā)器R2、R3、...、R7的輸入端分別與上一個D觸發(fā)器R1、R2、....、R6的輸出端相連，CLK為STM-1幀線性時鐘信號，Reset為定幀脈沖、置位信號；一個異或門用以實現(xiàn)對D觸發(fā)器R7和R6的輸出進(jìn)行模2加(異或運(yùn)算)，運(yùn)算結(jié)果反饋到D觸發(fā)器R1的輸入端，D觸發(fā)器R7的輸出即為擾碼序列，它與STM-1幀的線速數(shù)據(jù)進(jìn)行加/解擾的處理。從上述工作流程可分析得出在正常處理階段，每一位擾碼都是來自7個時鐘節(jié)拍前的模2加運(yùn)算結(jié)果，在每個線速時鐘節(jié)拍，R7輸出1位擾碼，在4個線速時鐘節(jié)拍內(nèi)R7依次輸出4位擾碼。這個擾碼器電路結(jié)構(gòu)簡單，但由于工作在線速率下，工作頻率高導(dǎo)致生產(chǎn)工藝復(fù)雜，生產(chǎn)成本高，甚至在622M、2.5G、10G或者是更高頻率時鐘下對集成電路(IC)工藝制造提出了極高的要求甚至常規(guī)工藝無法實現(xiàn)，如采用特殊工藝則開發(fā)成本會大大增加，因而在實際時鐘中該電路必須被并行化處理取代。
實用新型內(nèi)容本實用新型的目的在于提供一種可用于高頻率時鐘下的光同步數(shù)字傳輸系統(tǒng)中的4位并行幀同步加/解擾碼器。
本實用新型的目的是通過以下技術(shù)方法來實現(xiàn)的4位并行幀同步加/解擾碼器由8個D觸發(fā)器和5個異或門組成，其中7個帶置位端S的D觸發(fā)器R1、R2、R3、R4、R5、R6、R7和1個帶有復(fù)位端R的D觸發(fā)器R0。D觸發(fā)器R0的輸入信號是第3個D觸發(fā)器R2和第4個D觸發(fā)器R3的輸出信號經(jīng)過異或門后的輸出信號；第4個D觸發(fā)器R3和第5個D觸發(fā)器R4的輸出信號經(jīng)過異或門后，作為第2個D觸發(fā)器R1的輸入信號；第5個D觸發(fā)器R4和第6個D觸發(fā)器R5的輸出信號經(jīng)過異或門后，作為第3個D觸發(fā)器R2的輸入信號；第6個D觸發(fā)器R5和第7個D觸發(fā)器R6的輸出信號經(jīng)過異或門后，作為第4個D觸發(fā)器R3的輸入信號；第7個D觸發(fā)器R6和第8個D觸發(fā)器R7的輸出信號經(jīng)過異或門后，作為第5個D觸發(fā)器R4的輸入信號；第2個D觸發(fā)器R1的輸出信號作為第6個D觸發(fā)器R5的輸入信號；第3個D觸發(fā)器R2的輸出信號作為第7個D觸發(fā)器R6的輸入信號；第4個D觸發(fā)器R3的輸出信號作為第8個D觸發(fā)器R7的輸入信號。第5至第8個D觸發(fā)器R4...R7的輸出端Q4...Q7構(gòu)成了4位并行的擾碼序列。
本實用新型所公開的4位并行幀同步加/解擾碼器，其優(yōu)點(diǎn)表現(xiàn)在邏輯表示簡單，電路實現(xiàn)簡明，推導(dǎo)過程簡捷，并且易于后續(xù)升級；極大的降低工作頻率，增強(qiáng)系統(tǒng)穩(wěn)定性，便于工藝實現(xiàn)。


圖1是現(xiàn)有的工作在線速率下幀同步加/解擾碼器的電路結(jié)構(gòu)圖。
圖2是采用本實用新型4位并行加/解擾碼器的SDH設(shè)備中接收端的數(shù)據(jù)流處理流程圖。
圖3是采用本實用新型4位并行加/解擾碼器的SDH設(shè)備中發(fā)送端的數(shù)據(jù)流處理流程圖。
圖4是本實用新型4位并行加/解擾碼器的電路結(jié)構(gòu)圖。
具體實施方式
現(xiàn)結(jié)合G.707中規(guī)定的擾碼序列生成多項式1+X6+X7來做進(jìn)一步的詳細(xì)說明。通過對圖1給出的線速幀同步加/解碼器電路結(jié)構(gòu)的分析可以得到在正常處理階段，每一位擾碼都是來自7個時鐘前的模2加運(yùn)算；在每個線速時鐘輸出一位擾碼，在4個線速時鐘周期內(nèi)，依次輸出4位擾碼。取任意第N個時鐘，假設(shè)圖1中7個D觸發(fā)器的Q端值依次為d1n、d2n、d3n、d4n、d5n、d6n、d7n，在從第N個到第N+4個時鐘周期D觸發(fā)器Q端和XOR的值用第N個時鐘周期的值表示依次如表所示

表一串行擾/解碼推導(dǎo)過程從上表中如果把XOR看作D觸發(fā)器R0，則在第N個時鐘周期時XOR的值就是d0n，在第N+4個時鐘周期時XOR的值就是d0n+4，不過在給D觸發(fā)器R0到R7賦初值時把R0設(shè)為d6n^d7n，那么這樣就實現(xiàn)了對擾碼序列生成的并行化處理。為了更清楚地說明，假設(shè)擾碼序列生成系統(tǒng)時鐘頻率(clk_sys)是線速時鐘(clk_line)的1/4，并且當(dāng)前第P個系統(tǒng)時鐘周期與第N個線速時鐘的第N個周期是同一時刻，則第P+1個系統(tǒng)時鐘周期與線速時鐘的第N+4個周期是同一時刻，4個D觸發(fā)器的值如下表所示


表24BIT擾/解碼上述把串行擾碼生成器并行化實現(xiàn)的推導(dǎo)方法是最常見的一種方法，在并行化程度比較低時還不算復(fù)雜，但是如果要實現(xiàn)16位、32位、64位、128位或者更高時就顯得很復(fù)雜，并且出錯后不易檢查。
采用的串行擾碼生成器并行化實現(xiàn)的推導(dǎo)方法較為簡便。假設(shè)對任意第N個時鐘周期時8個D觸發(fā)器的值依次為d0n...d7n；第N+M個時鐘周期時8個D觸發(fā)器的值依次為d0n+m...d7n+m。(M分別為0、1、2、4、8、16.....)。在表3中第N+M個時鐘周期時每列所在該時鐘時刻表示的值是相等的，只不過是用不同的時鐘周期時D觸發(fā)器的值表示而已，如第N+4個時鐘周期時Q0的值d0n+4＝d2n^d3n＝d4n+2^d5n+2＝d6n+4^d7n+4，分別用第N、N+2、N+4個時鐘周期觸發(fā)器的值表示。從下表3可以看出在M為1、2時的方法與上面方法相同，在M為4時就省略了第3個時鐘周期時的推導(dǎo)以實現(xiàn)過程的簡化。在第N+4個時鐘周期時，以Q0為例，設(shè)N′＝N+2，則由d0n+2＝d4n^d5n得d0n′+2＝d4n′^d5n1＝d4n+2^d5n+2，又由下表知d4n+2＝d2nd5n+2＝d3n進(jìn)而得到d0n+4＝d4n′^d5n1＝d4n+2^d5n+2＝d2n^d3n同理可以得到其他觸發(fā)器的值。


表3跳躍式并行擾碼推導(dǎo)方法從上面可以得到如圖4所示的4位并行加/解擾碼器的電路結(jié)構(gòu)。該加/解擾碼器由8個D觸發(fā)器和5個異或門組成，其中7個帶置位端S的D觸發(fā)器R1、R2、R3、R4、R5、R6、R7和1個帶有復(fù)位端R的D觸發(fā)器R0。D觸發(fā)器R0的輸入信號是第3個D觸發(fā)器R2和第4個D觸發(fā)器R3的輸出信號經(jīng)過異或門后的輸出信號；第4個D觸發(fā)器R3和第5個D觸發(fā)器R4的輸出信號經(jīng)過異或門后，作為第2個D觸發(fā)器R1的輸入信號；第5個D觸發(fā)器R4和第6個D觸發(fā)器R5的輸出信號經(jīng)過異或門后，作為第3個D觸發(fā)器R2的輸入信號；第6個D觸發(fā)器R5和第7個D觸發(fā)器R6的輸出信號經(jīng)過異或門后，作為第4個D觸發(fā)器R3的輸入信號；第7個D觸發(fā)器R6和第8個D觸發(fā)器R7的輸出信號經(jīng)過異或門后，作為第5個D觸發(fā)器R4的輸入信號；第2個D觸發(fā)器R1的輸出信號作為第6個D觸發(fā)器R5的輸入信號；第3個D觸發(fā)器R2的輸出信號作為第7個D觸發(fā)器R6的輸入信號；第4個D觸發(fā)器R3的輸出信號作為第8個D觸發(fā)器R7的輸入信號。第5至第8個D觸發(fā)器R4...R7的輸出端Q4...Q7構(gòu)成了4位并行的擾碼序列。
圖2和圖3分別是采用本實用新型4位并行加/解擾碼器的SDH設(shè)備中接收和發(fā)送端的數(shù)據(jù)流處理流程圖。
在圖2中，接收到的光信號經(jīng)過時鐘數(shù)據(jù)恢復(fù)器(CDR)后的線速數(shù)據(jù)經(jīng)搜幀處理、產(chǎn)生幀頭后再經(jīng)過串/并轉(zhuǎn)換形成4位格式的系統(tǒng)數(shù)據(jù)，隨后在控制信號的作用下與4位并行加/解擾碼器在系統(tǒng)時鐘下產(chǎn)生4位并行的擾碼序列按位一次完成4位的異或(即解碼)運(yùn)算，經(jīng)解擾后的數(shù)據(jù)送給后續(xù)處理模塊。在圖2中，擾解碼開始時對并行幀同步加/解擾碼器的D觸發(fā)器R7。。。R0設(shè)置初值為“FE”。該初始值中的“F”與SDH/SONET幀中需要擾碼的第一個4位進(jìn)行逐位加擾或者解擾運(yùn)算，直至每幀最后一個數(shù)據(jù)。
在圖3中，4位的系統(tǒng)數(shù)據(jù)在控制信號的作用下與4位并行加/解擾碼器在系統(tǒng)時鐘下產(chǎn)生4位并行的擾碼序列按位一次完成4位的異或(即加碼)運(yùn)算，加擾后的數(shù)據(jù)經(jīng)并/串轉(zhuǎn)換后形成位流，經(jīng)過電/光轉(zhuǎn)換后在光纜上傳輸。
本實用新型所述的4位并行加/解擾碼器在622M系統(tǒng)數(shù)據(jù)處理中可實現(xiàn)在系統(tǒng)時鐘155M(線速頻率的1/4)下生成擾碼序列并完成加/解擾操作；用FPGA(Field Programmable Gate Array，現(xiàn)場可編程門陣列)實現(xiàn)后，完成滿足協(xié)議要求，并且邏輯表示簡單，電路實現(xiàn)簡明，推導(dǎo)過程簡捷，并且易于后續(xù)升級；由于4位并行化處理，極大的降低工作頻率，增強(qiáng)系統(tǒng)穩(wěn)定性，更重要的是便于工藝實現(xiàn)，為芯片的開發(fā)節(jié)約成本。本實用新型可以在線速更高的SDH/SONET幀數(shù)據(jù)處理中應(yīng)用。
權(quán)利要求1.一種光同步數(shù)字傳輸系統(tǒng)中的4位并行幀同步加/解擾碼器，其特征在于包括8個D觸發(fā)器和5個異或門，第1個D觸發(fā)器(R0)的輸入信號是第3個D觸發(fā)器(R2)和第4個D觸發(fā)器(R3)的輸出信號經(jīng)過異或門后的輸出信號；第4個D觸發(fā)器(R3)和第5個D觸發(fā)器(R4)的輸出信號經(jīng)過異或門后，作為第2個D觸發(fā)器(R1)的輸入信號；第5個D觸發(fā)器(R4)和第6個D觸發(fā)器(R5)的輸出信號經(jīng)過異或門后，作為第3個D觸發(fā)器(R2)的輸入信號；第6個D觸發(fā)器(R5)和第7個D觸發(fā)器(R6)的輸出信號經(jīng)過異或門后，作為第4個D觸發(fā)器(R3)的輸入信號；第7個D觸發(fā)器(R6)和第8個D觸發(fā)器(R7)的輸出信號經(jīng)過異或門后，作為第5個D觸發(fā)器(R4)的輸入信號；第2個D觸發(fā)器(R1)的輸出信號作為第6個D觸發(fā)器(R5)的輸入信號；第3個D觸發(fā)器(R2)的輸出信號作為第7個D觸發(fā)器(R6)的輸入信號；第4個D觸發(fā)器(R3)的輸出信號作為第8個D觸發(fā)器(R7)的輸入信號；第5至第8個D觸發(fā)器(R4......R7)的輸出端構(gòu)成了4位并行的擾碼序列。
2.如權(quán)利要求1所述的光同步數(shù)字傳輸系統(tǒng)中的4位并行幀同步加/解擾碼器，其特征在于D觸發(fā)器R1、R2、R3、R4、R5、R6、R7帶有置位端S、D觸發(fā)器R0帶有復(fù)位端R。
專利摘要本實用新型涉及一種光同步數(shù)字傳輸系統(tǒng)中的4位并行幀同步加/解擾碼器由8個D觸發(fā)器和5個異或門組成，其中7個帶置位端S的D觸發(fā)器R1、R2、R3、R4、R5、R6、R7和1個帶有復(fù)位端R的D觸發(fā)器R0。其邏輯表示簡單，電路實現(xiàn)簡明，推導(dǎo)過程簡捷，并且易于后續(xù)升級；極大的降低工作頻率，增強(qiáng)系統(tǒng)穩(wěn)定性，便于工藝實現(xiàn)。本實用新型可以在線速更高的SDH/SONET幀數(shù)據(jù)處理中應(yīng)用。
文檔編號H04J3/06GK2774017SQ200520039528
公開日2006年4月19日 申請日期2005年2月4日 優(yōu)先權(quán)日2005年2月4日
發(fā)明者王兆明 申請人:Ut斯達(dá)康通訊有限公司