專利名稱：幀同步設(shè)備和方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種用于二進(jìn)制數(shù)據(jù)傳輸系統(tǒng)的幀同步設(shè)備，其中數(shù)字?jǐn)?shù)據(jù)作為組織成幀的串行比特流傳輸，每個(gè)幀包括一預(yù)定義的幀頭部，包含一串行輸入并行輸出移位寄存器裝置，用于接收所述串行比特流并以連續(xù)順序輸出所述幀，所述移位寄存器裝置包括串行輸入部分和并行輸出部分，并且具有至少與幀的比特?cái)?shù)同樣多的級(jí)。此外，本發(fā)明涉及一種用于二進(jìn)制數(shù)據(jù)傳輸系統(tǒng)的幀同步方法，其中數(shù)字?jǐn)?shù)據(jù)作為組織成幀的串行比特流傳輸，每個(gè)幀包括一預(yù)定義的幀頭部，包含將所述串行比特流輸入到串行輸入并行輸出移位寄存器裝置的串行輸入部分的步驟，其中串行輸入并行輸出移位寄存器裝置具有至少與幀的比特?cái)?shù)同樣多的級(jí)，并且從所述移位寄存器裝置的并行輸出部分以連續(xù)順序輸出所述幀。
這種設(shè)備和這種方法用在數(shù)字?jǐn)?shù)據(jù)傳輸系統(tǒng)中，諸如SDH(同步數(shù)字系列)/SONET(同步光網(wǎng)絡(luò))或者吉比特以太網(wǎng)，并且特別使用在這樣一種系統(tǒng)的聯(lián)網(wǎng)部分中，其中串行數(shù)據(jù)在單個(gè)信道上傳輸，并且在接收側(cè)，為了后續(xù)處理被轉(zhuǎn)換成并行數(shù)據(jù)。
在數(shù)字?jǐn)?shù)據(jù)傳輸系統(tǒng)中，諸如，SDH/SONET或者吉比特以太網(wǎng)，在發(fā)送側(cè)的數(shù)據(jù)一個(gè)字節(jié)一個(gè)字節(jié)地發(fā)送，以串行順序形成無盡的比特流，其中一個(gè)字節(jié)是一固定的、但不重要長度的1和0的字。當(dāng)比特序列在接收側(cè)必須是被按字節(jié)多路分解時(shí)，了解在該比特流中原始字節(jié)的位置是非常重要的。傳輸開銷賦予了這么做的可能性，其通過在發(fā)送側(cè)插入一個(gè)或多個(gè)特殊字節(jié)，該字節(jié)也被稱為幀頭部字節(jié)(SDH/SONET)或者逗號(hào)字節(jié)(comma byte)(吉比特以太網(wǎng))。然而，該特殊字節(jié)的出現(xiàn)時(shí)刻在接收側(cè)是未知的，以至于在接收側(cè)需要識(shí)別該特殊字節(jié)的特殊措施。在接收側(cè)在比特流中識(shí)別出該特殊字節(jié)時(shí)，就知道了多路分解的時(shí)刻并且能夠?qū)⒃摱嗦贩纸獾牟⑿休敵鰯?shù)據(jù)對(duì)準(zhǔn)到字節(jié)邊界。
為了能夠在接收側(cè)識(shí)別該特殊字節(jié)，幀頭部檢測(cè)或者逗號(hào)字節(jié)檢測(cè)是必須的，并且可復(fù)位的N分時(shí)鐘計(jì)數(shù)器必須同步到該幀頭部字節(jié)位置。該N分時(shí)鐘輸出信號(hào)確定該多路分解發(fā)生的時(shí)刻。當(dāng)檢測(cè)到該特殊字節(jié)被時(shí)，必須在一精確的已知時(shí)間間隔中以全速執(zhí)行該同步可復(fù)位N分時(shí)鐘計(jì)數(shù)器的同步。
美國專利4,675,886公開了一種幀同步設(shè)備，其利用了與移位寄存器的輸出相連的幀對(duì)準(zhǔn)字解碼器，該移位寄存器在其輸入接收已收到的數(shù)據(jù)比特流。它可以由時(shí)鐘信號(hào)定時(shí)，該時(shí)鐘信號(hào)從再現(xiàn)周期模式的數(shù)據(jù)比特流定時(shí)信號(hào)的周期選擇中產(chǎn)生。該模式是由在幀持續(xù)期間內(nèi)的相對(duì)比特位置形成，其中至少部分幀根據(jù)在一個(gè)幀中的對(duì)準(zhǔn)字比特的分布而分布，并且其形成有規(guī)則地在幀持續(xù)期間上分布的相同尺寸的組。該時(shí)鐘信號(hào)由分頻器在該設(shè)備中產(chǎn)生，該分頻器用20或21除，通過數(shù)據(jù)比特流定時(shí)的一個(gè)周期的值在其上強(qiáng)加一周期性相位跳躍，只要該對(duì)準(zhǔn)字沒有被該譯碼器識(shí)別。該移位寄存器在兩個(gè)并行部分中實(shí)現(xiàn)，兩個(gè)并行部分由它們之間帶有相對(duì)相移的時(shí)鐘信號(hào)的版本計(jì)時(shí)，兩部分之一在時(shí)鐘信號(hào)的每個(gè)相位跳躍上并行地更新另一部分。
美國專利5,442,636描述了一種幀對(duì)準(zhǔn)電路，用于對(duì)準(zhǔn)在最大開始時(shí)間變化間隔內(nèi)接收到的多個(gè)信息分組信號(hào)，該電路包含多個(gè)幀檢測(cè)器、展寬電路和可變延遲電路，其由同步信號(hào)發(fā)生器和延遲控制電路控制。在該發(fā)明的一個(gè)實(shí)施例中，延遲控制電路延遲每個(gè)信息分組信號(hào)一持續(xù)時(shí)間，該持續(xù)時(shí)間由該信息分組信號(hào)的開始和在最近接收到的信息分組信號(hào)開始之后的時(shí)間間隔來確定。這樣，每個(gè)信息分組信號(hào)被延遲了相應(yīng)的一段時(shí)間，以便彼此之間對(duì)準(zhǔn)多個(gè)信息分組信號(hào)。
WO 00/77960公開了將虛擬連接的數(shù)據(jù)流轉(zhuǎn)換成連續(xù)連接的數(shù)據(jù)流的方法和設(shè)備。數(shù)據(jù)在容器內(nèi)傳輸，并且N個(gè)容器被組合在一個(gè)復(fù)幀中。該虛擬連接的數(shù)據(jù)流包含X個(gè)部分流/信道。被分配給復(fù)幀中相同位置的每個(gè)容器通過評(píng)估該容器的復(fù)幀指示器來識(shí)別。彼此之間相對(duì)的部分?jǐn)?shù)據(jù)流的所述被識(shí)別容器的時(shí)移被測(cè)量。如果這種時(shí)移被檢測(cè)到，僅前導(dǎo)容器被以這種方式延遲，這種方式是實(shí)現(xiàn)所有容器關(guān)于時(shí)間對(duì)準(zhǔn)的方式。每個(gè)信道與一指針解釋器相關(guān)聯(lián)，跟隨著靈活的存儲(chǔ)器和指針發(fā)生器。該指針發(fā)生器是相互同步的(inter-synchronized)，并且每個(gè)指針發(fā)生器被裝備來控制關(guān)于它的信道的靈活存儲(chǔ)器的讀出。被選擇作為主信道的信道具有開銷插入器。
本發(fā)明的一個(gè)目標(biāo)是改進(jìn)幀同步的有效性，并且特別是實(shí)現(xiàn)低功率損耗。
為了實(shí)現(xiàn)上述的和進(jìn)一步的目標(biāo)，根據(jù)本發(fā)明的第一方面，提供了用于二進(jìn)制數(shù)據(jù)傳輸系統(tǒng)的幀同步設(shè)備，其中數(shù)字?jǐn)?shù)據(jù)作為組織成幀的串行比特流被傳輸，每個(gè)幀包括一預(yù)定義的幀頭部，包含一串行輸入并行輸出移位寄存器裝置，用來接收所述串行比特流并以連續(xù)順序輸出所述幀，所述移位寄存器裝置包括串行輸入部分和并行輸出部分，并且具有至少與幀的比特?cái)?shù)同樣多的級(jí)，其特征在于，控制裝置用來檢測(cè)在所述并行輸出部分的輸出中是否存在一幀頭部，如果沒有，控制所述移位寄存器裝置，以便將所述并行輸出部分的幀輸出延遲至少一個(gè)時(shí)間周期，直到達(dá)到同步，所述時(shí)間周期是在所述串行輸入部分中將一比特從一級(jí)移到下一級(jí)所必須的時(shí)間。
根據(jù)本發(fā)明的第二方面，提供了一種用于二進(jìn)制數(shù)據(jù)傳輸系統(tǒng)的幀同步方法，其中數(shù)字?jǐn)?shù)據(jù)作為組織成幀的串行比特流傳輸，每個(gè)幀包括一預(yù)定義的幀頭部，包含如下步驟將所述串行比特流輸入到串行輸入并行輸出移位寄存器裝置的串行輸入部分，串行輸入并行輸出寄存器裝置具有至少與幀的比特?cái)?shù)同樣多的級(jí)，并且從所述移位寄存器裝置的并行輸出部分以連續(xù)順序輸出所述幀，其特征在于包含進(jìn)一步的步驟檢測(cè)在所述并行輸出部分的輸出中是否存在幀頭部，并且，如果沒有，將所述并行輸出部分的幀輸出延遲至少一個(gè)時(shí)間周期，直到達(dá)到同步，所述時(shí)間周期是在所述串行輸入部分中將一比特從一級(jí)移到下一級(jí)所需要的時(shí)間。
根據(jù)本發(fā)明，來自于移位寄存器的并行輸出部分的幀輸出被保持至少一高頻周期，并且比特流的多路分解的時(shí)刻被跳過或“突跳(kick)”至少一比特。也就是，將從移位寄存器裝置的并行輸出部分輸出的被多路分解的并行數(shù)據(jù)饋送給搜索幀頭部的控制裝置。如果幀頭部在確定時(shí)間內(nèi)沒有被發(fā)現(xiàn)，多路分解被跳過至少一時(shí)鐘周期，從而在至少一比特之后繼續(xù)。重復(fù)該過程，直到在并行數(shù)據(jù)中檢測(cè)到幀頭部。如果檢測(cè)到幀頭部，該系統(tǒng)被同步。當(dāng)該系統(tǒng)已經(jīng)達(dá)到同步時(shí)，意味著被多路分解的并行輸出數(shù)據(jù)被對(duì)準(zhǔn)到字節(jié)邊界，不再會(huì)發(fā)生任何事情。僅當(dāng)同步再一次失去時(shí)(舉例來說，由于外部環(huán)境)，該重新同步過程再一次開始。
本發(fā)明的一個(gè)主要優(yōu)勢(shì)在于，同步在具有較低頻率和較少損耗的并行時(shí)鐘域中實(shí)現(xiàn)，或者甚至由如整個(gè)傳輸系統(tǒng)控制器的外部源實(shí)現(xiàn)。因此，根據(jù)本發(fā)明的同步能夠在利用低頻驅(qū)動(dòng)信號(hào)的電路，如CMOS中實(shí)現(xiàn)。
應(yīng)當(dāng)指出，這里用到的術(shù)語“幀”意指著各種幀、字、字節(jié)等。并且這里用到的術(shù)語“幀頭部”意指有點(diǎn)特殊的字節(jié)，例如象幀頭部字節(jié)(SDH/SONET)，或者字節(jié)(吉比特以太網(wǎng))。
本發(fā)明進(jìn)一步有利的實(shí)施例在從屬權(quán)利要求中限定。
尤其是，幀輸出的延遲可以重復(fù)多次，直到達(dá)到同步。
通常，幀具有固定長度，并且優(yōu)選由字節(jié)組成。
在另一個(gè)實(shí)施例中，其中產(chǎn)生第一時(shí)鐘脈沖，其給來自于移位寄存器裝置的并行輸出部分的幀輸出計(jì)時(shí)，該第一時(shí)鐘脈沖被延遲至少一個(gè)時(shí)間周期，該時(shí)間周期是在串行輸入部分將一比特從一級(jí)移到下一級(jí)所需要的時(shí)間。因此，該第一時(shí)鐘脈沖也可以被稱為輸出時(shí)鐘脈沖，它被跳過至少一個(gè)時(shí)鐘脈沖，直到達(dá)到同步。
通常，生成對(duì)串行比特流到移位寄存器裝置中的串行輸入部分的輸入計(jì)時(shí)的第二時(shí)鐘脈沖，并且將它轉(zhuǎn)換成具有一時(shí)間周期的所述第一時(shí)鐘脈沖，該時(shí)間周期是第二時(shí)鐘脈沖時(shí)間周期的N倍，其中每個(gè)幀包括N比特，以便第一時(shí)鐘脈沖被延遲所述第二時(shí)鐘脈沖的至少一個(gè)時(shí)間周期。
在本發(fā)明的還又一個(gè)實(shí)施例中，(“突跳-針(kick-pin)”)控制信號(hào)被生成，如果在移位寄存器裝置的并行輸出部分的輸出中沒有檢測(cè)到幀頭部，其中第一時(shí)鐘脈沖的產(chǎn)生由所述控制信號(hào)阻礙至少一個(gè)時(shí)間周期，該時(shí)間周期是在串行輸入部分將一比特從一級(jí)移到下一級(jí)特所需要的時(shí)間。因此，這種“kick-pin”信號(hào)確定跳過第一時(shí)鐘脈沖，直到達(dá)到同步。
本發(fā)明的上述目標(biāo)和其它方面將通過下述描述和附圖更好的被理解，其中

圖1示意性地顯示了在發(fā)送側(cè)和接收側(cè)的數(shù)據(jù)比特信號(hào)波形；圖2示意性地顯示了在發(fā)送側(cè)和接收側(cè)的數(shù)據(jù)比特信號(hào)波形，包括陰影部分繪出的幀頭部字節(jié)。
圖3顯示了包含串行輸入并行輸出移位寄存器的傳統(tǒng)幀同步設(shè)備示意方框圖。
圖4顯示了包含根據(jù)本發(fā)明優(yōu)選實(shí)施例的串行輸入并行輸出移位寄存器的幀同步設(shè)備的示意方框圖。
圖5是提供在圖4的設(shè)備中的數(shù)字單觸發(fā)電路的第一優(yōu)選實(shí)施例；圖6顯示了在圖5的電路中使用或創(chuàng)建的幾個(gè)信號(hào)的波形；圖7顯示了當(dāng)置位(Set)信號(hào)晚于信號(hào)中時(shí)鐘(clock-in-signal)時(shí)，在圖5的電路中使用或創(chuàng)建的幾個(gè)信號(hào)的波形；圖8顯示了在圖4設(shè)備中提供的數(shù)字單觸發(fā)電路的第二優(yōu)選實(shí)施例；圖9顯示了在圖8的電路中使用或創(chuàng)建的幾個(gè)信號(hào)的波形。
在數(shù)字?jǐn)?shù)據(jù)傳輸系統(tǒng)中，如SDH/SONET或吉比特以太網(wǎng)，在發(fā)送側(cè)(Tx)的數(shù)據(jù)一個(gè)字節(jié)一個(gè)字節(jié)地發(fā)送，形成如在圖1中示出的以串行順序的無盡比特流。字節(jié)是固定的，但是不重要長度的0和1的字。當(dāng)比特序列必須是在接收側(cè)(Rx)按字節(jié)多路分解時(shí)，了解原始字節(jié)在該比特流中的位置是極其重要的。傳輸開銷賦予了這么做的可能性，其通過在對(duì)于接收側(cè)未知的時(shí)刻在發(fā)送側(cè)插入一個(gè)或多個(gè)特殊字節(jié)，該字節(jié)也被稱為幀頭部字節(jié)(SDH/SONET)或者逗號(hào)字節(jié)(吉比特以太網(wǎng))。當(dāng)如圖2示出的在接收側(cè)該特殊字節(jié)在比特流中被識(shí)別出時(shí)，獲知多路分解的時(shí)刻，并且能夠?qū)⒃摫欢嗦贩纸獾牟⑿休敵鰯?shù)據(jù)對(duì)準(zhǔn)到字節(jié)的邊界。
為了能識(shí)別該特殊字節(jié)，幀頭部檢測(cè)或者逗號(hào)字節(jié)檢測(cè)是必須的，并且可復(fù)位的N分時(shí)鐘計(jì)數(shù)器必須被同步到幀頭部字節(jié)位置。包括這種可復(fù)位的N分時(shí)鐘計(jì)數(shù)器的傳統(tǒng)幀同步設(shè)備顯示在圖3中。該N分時(shí)鐘輸出信號(hào)確定了多路分解發(fā)生的時(shí)刻。當(dāng)該特殊字節(jié)被檢測(cè)到時(shí)，該同步的可復(fù)位N分時(shí)鐘計(jì)數(shù)器的同步必須在精確的已知時(shí)間間隔中以全速發(fā)生。
本申請(qǐng)建議利用所謂的“kick-pin”原理，其利用低頻驅(qū)動(dòng)信號(hào)，如CMOS，使該計(jì)數(shù)器與串行比特流同步成為可能。幀頭部檢測(cè)能夠以并行數(shù)據(jù)比特速率實(shí)現(xiàn)。該計(jì)數(shù)器沒有在精確的已知時(shí)刻復(fù)位，但是輸出時(shí)鐘被保持一高頻時(shí)鐘周期。該行為的結(jié)果在于多路分解比特流的時(shí)刻被移動(dòng)一比特。這可以以低頻重復(fù)，直到同步/對(duì)準(zhǔn)發(fā)生。盡管驅(qū)動(dòng)能以非常低的頻率運(yùn)行，但是應(yīng)該意識(shí)到同步將花費(fèi)較長時(shí)間。
將多路分解的數(shù)據(jù)輸出饋送到數(shù)據(jù)處理裝置(所謂的成幀器電路)，其在它的已輸入并行數(shù)據(jù)中檢索幀頭部或逗號(hào)字節(jié)。如果該特殊字節(jié)沒有在一定的時(shí)間幀中發(fā)現(xiàn)，它將向N分時(shí)鐘計(jì)數(shù)器的kick-pin發(fā)送一信號(hào)，以便跳過一個(gè)時(shí)鐘周期，并且從而在一比特后進(jìn)行多路分解。該處理過程會(huì)重復(fù)直到在輸出并行數(shù)據(jù)中檢測(cè)到幀頭部或者逗號(hào)字節(jié)。如果它被檢測(cè)到，那么系統(tǒng)被同步。當(dāng)系統(tǒng)達(dá)到同步時(shí)，意味著該多路分解的輸出數(shù)據(jù)被對(duì)準(zhǔn)到字節(jié)邊界，任何事情不再發(fā)生，并且不會(huì)再產(chǎn)生“kick-pin”信號(hào)。僅僅當(dāng)失去同步時(shí)(例如，由于外部環(huán)境)，重新同步過程將重新開始。
在圖4的設(shè)備中的“kick-pin”信號(hào)具有與圖3設(shè)備中的“Reset(復(fù)位)”信號(hào)同樣的職能，即調(diào)整多路分解的時(shí)刻。然而，圖3設(shè)備中的“復(fù)位”信號(hào)發(fā)生在高頻串行時(shí)間域，而圖4設(shè)備中的“kick-pin”信號(hào)在低頻并行時(shí)間域內(nèi)生成。此外，圖3設(shè)備中的“Reset”信號(hào)立即設(shè)置多路分解時(shí)刻，而“kick-pin”信號(hào)移動(dòng)多路分解的時(shí)刻與串行高頻時(shí)鐘相關(guān)的一個(gè)時(shí)鐘周期。
因此，一個(gè)主要優(yōu)勢(shì)在于“Kick-pin”信號(hào)能夠由在較低頻率、較少損耗的并行時(shí)鐘域中的電路產(chǎn)生，或者甚至由例如整個(gè)傳輸系統(tǒng)控制器的外部源產(chǎn)生。
順便應(yīng)該提及的是，預(yù)計(jì)串行時(shí)鐘已經(jīng)被提取出來并且正確地對(duì)準(zhǔn)到串行數(shù)據(jù)。
跳過一個(gè)時(shí)鐘周期的電路能夠作為所謂的數(shù)字單脈沖(one shot)提供。該電路的第一優(yōu)選實(shí)施例在圖5中示出。該電路能夠由低頻信號(hào)驅(qū)動(dòng)，而同時(shí)輸出僅跳過一個(gè)高頻時(shí)鐘周期。
當(dāng)“kick-pin”信號(hào)變高時(shí)，第一觸發(fā)器FF1的Q輸出將在時(shí)鐘輸入(clock-in)的下一個(gè)邊沿變高。這設(shè)置了公知的置位-復(fù)位(set-reset)電路(這里以或門示出)并且kick-out(突變-輸出)將變高。該置位信號(hào)還被饋送到第二觸發(fā)器FF2。該FF2的Q輸出將在時(shí)鐘輸入的一個(gè)時(shí)鐘周期之后變高，并且隨后復(fù)位該置位-復(fù)位電路。Kick-out將再變低。由于S和R永遠(yuǎn)不會(huì)在同一時(shí)間變化，禁止?fàn)顟B(tài)是不可能發(fā)生的。將kick-out信號(hào)和時(shí)鐘輸入進(jìn)行“與”，提供了時(shí)鐘輸出(clock-out)信號(hào)，其遺漏了一個(gè)脈沖。將該“遺漏脈沖時(shí)鐘信號(hào)(missing-pulse-clock-signal)”施加到N分計(jì)數(shù)器上導(dǎo)致了一個(gè)時(shí)鐘周期的“等待”時(shí)間。然而，應(yīng)該指出，因?yàn)橹梦?復(fù)位電路具有未知的啟動(dòng)(start-up)行為，所以第一kick-pin脈沖可能必須讓電路處于已知狀態(tài)。圖5電路中的信號(hào)波形在圖6中顯示出。
當(dāng)對(duì)于FF2使用N個(gè)存儲(chǔ)器元件時(shí)，該數(shù)字單脈沖能夠被延展到所謂的N脈沖(N-shot)。對(duì)于N＝1，該置位-復(fù)位電路不是必需的，并且能夠由單個(gè)門來取代。這歸因于兩個(gè)串連觸發(fā)器的準(zhǔn)確的通過構(gòu)造定時(shí)(timing-by-construction)。
必須采取特別的考慮來避免時(shí)鐘低頻干擾(glitch)。也就是說，如果該置位信號(hào)晚于時(shí)鐘輸入信號(hào)出現(xiàn)，該時(shí)鐘輸出信號(hào)會(huì)產(chǎn)生一脈沖，正好在希望不具有脈沖的地方。這樣的情形在圖7中顯示。
在圖8中給出用于從連續(xù)時(shí)鐘序列中移去一個(gè)時(shí)鐘脈沖的實(shí)際電路，如在導(dǎo)航器(Pathfinder)芯片上應(yīng)用的，圖8中顯示了數(shù)字單脈沖電路的第二優(yōu)選實(shí)施例。該電路的最大運(yùn)行頻率由反相器和與門的延遲確定，并且由觸發(fā)器的建立/保持(set-up/hold)時(shí)間確定。第三觸發(fā)器FF3應(yīng)該首先變化，然后是第二觸發(fā)器FF，接著是第一觸發(fā)器FF1。在圖8的電路中使用或者發(fā)生的信號(hào)波形在圖9中顯示。
盡管參考附圖中的例子在上面描述了本發(fā)明，但是明顯的是本發(fā)明并不限制于此，它能夠在附屬的權(quán)利要求中公開的范圍內(nèi)以多種方式變化。
權(quán)利要求
1.一種用于二進(jìn)制數(shù)據(jù)傳輸系統(tǒng)的幀同步設(shè)備，其中數(shù)字?jǐn)?shù)據(jù)作為組織成幀的串行比特流傳輸，每幀包括預(yù)定義的幀頭部，該設(shè)備包含串行輸入并行輸出移位寄存器裝置，用來接收所述串行比特流并且以連續(xù)順序輸出所述幀，所述移位寄存器裝置包括串行輸入部分和并行輸出部分并且具有至少與幀的比特?cái)?shù)同樣多的級(jí)，其特征在于，控制裝置，用來檢測(cè)在所述并行輸出部分的輸出中是否存在幀頭部，如果不存在，控制所述移位寄存器裝置，以便將所述并行輸出部分的幀輸出延遲至少一個(gè)時(shí)間周期，直到達(dá)到同步，所述時(shí)間周期是在所述串行輸入部分中將一比特從一級(jí)移到下一級(jí)需要的時(shí)間。
2.根據(jù)權(quán)利要求1的設(shè)備，其中，所述控制裝置被適配為使得幀輸出的延遲被重復(fù)幾次直到達(dá)到同步。
3.根據(jù)權(quán)利要求1或2的設(shè)備，其中，所述幀具有固定長度。
4.根據(jù)權(quán)利要求3的設(shè)備，其中，所述幀是字節(jié)。
5.根據(jù)前述權(quán)利要求中至少一個(gè)的設(shè)備，包含第一時(shí)鐘裝置，用于產(chǎn)生對(duì)所述移位寄存器裝置的所述并行輸出部分計(jì)時(shí)的第一時(shí)鐘脈沖，其中控制裝置被適配成控制所述第一時(shí)鐘裝置，以便所述第一時(shí)鐘脈沖被延遲至少一個(gè)時(shí)間周期，該時(shí)間周期是在所述串行輸入部分中將一比特從一級(jí)移到下一級(jí)所需要的時(shí)間。
6.根據(jù)權(quán)利要求5的設(shè)備，其中，每幀包括N比特，第二時(shí)鐘裝置被提供用來產(chǎn)生對(duì)所述移位寄存器裝置的所述串行輸入部分計(jì)時(shí)的第二時(shí)鐘脈沖，并且所述第一時(shí)鐘裝置將所述第二時(shí)鐘脈沖轉(zhuǎn)換為所述第一時(shí)鐘脈沖，所述第一時(shí)鐘脈沖具有比所述第二時(shí)鐘脈沖的時(shí)間周期長N倍的時(shí)鐘周期，其特征在于，所述控制裝置被適配為控制所述第一時(shí)鐘裝置，以便所述第一時(shí)鐘脈沖被延遲所述第二時(shí)鐘脈沖的至少一個(gè)時(shí)間周期。
7.根據(jù)權(quán)利要求5或6的設(shè)備，其中，所述控制裝置適于向所述第一時(shí)鐘裝置提供(“kick-up”)控制信號(hào)，并且所述第一時(shí)鐘裝置被適配為使得被所述控制信號(hào)阻塞至少一個(gè)時(shí)間周期，所述時(shí)間周期是在所述移位寄存器裝置的串行輸入部分中將一比特從一級(jí)移到下一級(jí)所需要的時(shí)間。
8.一種用于二進(jìn)制數(shù)據(jù)傳輸系統(tǒng)的幀同步方法，其中數(shù)字?jǐn)?shù)據(jù)作為組織成幀的串行比特流傳輸，每幀包括一預(yù)定義幀頭部，該方法包含以下步驟將所述串行比特流輸入到串行輸入并行輸出移位寄存器裝置的串行輸入部分，移位寄存器裝置具有至少與幀的比特?cái)?shù)同樣多的級(jí)，并且從所述移位寄存器裝置的并行輸出部分以連續(xù)順序輸出所述幀，其特征在于以下步驟檢測(cè)在所述并行輸出部分的輸出中是否存在幀頭部，以及，如果不存在，延遲來自于所述并行輸出部分的幀輸出至少一個(gè)時(shí)間周期，直到達(dá)到同步，所述時(shí)間周期是在所述串行輸入部分中將一比特從一級(jí)移到下一級(jí)所需的時(shí)間。
9.根據(jù)權(quán)利要求8的方法，其中，延遲幀輸出的步驟被重復(fù)幾次直到達(dá)到同步。
10.根據(jù)權(quán)利要求8或9的方法，其中，所述幀具有固定長度。
11.根據(jù)權(quán)利要求10的方法，其中，所述幀是字節(jié)。
12.根據(jù)權(quán)利要求8到11中的至少一個(gè)的方法，包含產(chǎn)生第一時(shí)鐘脈沖的步驟，第一時(shí)鐘脈沖對(duì)從所述移位寄存器裝置的所述并行輸出部分的幀輸出計(jì)時(shí)，其特征在于，所述第一時(shí)鐘脈沖被延遲至少一個(gè)時(shí)間周期，所述時(shí)間周期是在所述串行輸入部分中將一比特從一級(jí)移到下一級(jí)所需的時(shí)間。
13.根據(jù)權(quán)利要求12的方法，包含進(jìn)一步的步驟產(chǎn)生第二時(shí)鐘脈沖，用來對(duì)所述串行比特流到所述移位寄存器裝置的所述串行輸入部分的的輸入計(jì)時(shí)，以及將所述第二時(shí)鐘脈沖轉(zhuǎn)換成具有比所述第二時(shí)鐘脈沖的時(shí)間周期長N倍的時(shí)間周期的所述第一時(shí)鐘脈沖，其中每幀包括N比特，其特征在于，所述第一時(shí)鐘脈沖被延遲所述第二時(shí)鐘脈沖的至少一個(gè)時(shí)間周期。
14.根據(jù)權(quán)利要求12或13的方法，其特征在于進(jìn)一步的步驟如果在所述移位寄存器裝置的所述并行輸出部分的輸出中沒有檢測(cè)到幀頭部，產(chǎn)生(“kick-pin”)控制信號(hào)，以及由所述控制信號(hào)阻塞所述第一時(shí)鐘脈沖的產(chǎn)生至少一個(gè)時(shí)間周期，該時(shí)間周期是在所述移位寄存器裝置的所述串行輸入部分中將一比特從一級(jí)移到下一級(jí)所需的時(shí)間。
15.一種像SONET/SDH或吉比特以太網(wǎng)這樣的數(shù)字?jǐn)?shù)據(jù)傳輸系統(tǒng)，包含如權(quán)利要求1所述的設(shè)備，或者利用如權(quán)利要求8所述的方法工作，其中串行數(shù)據(jù)在單個(gè)信道上傳輸，并且在接收端被轉(zhuǎn)換成并行數(shù)據(jù)，以用于進(jìn)一步的處理。
全文摘要
本發(fā)明公開的是一種用于二進(jìn)制數(shù)據(jù)傳輸系統(tǒng)的幀同步設(shè)備和方法，其中數(shù)字?jǐn)?shù)據(jù)作為組織成幀的串行比特流傳輸，每個(gè)幀包括預(yù)定義的幀頭部，其中所述串行比特流被輸入串行輸入并行輸出移位寄存裝置的串行輸入部分，該移位寄存器裝置具有至少與幀比特?cái)?shù)同樣多的級(jí)，所述幀被從所述移位寄存器裝置的并行輸出部分以連續(xù)順序輸出。本發(fā)明的特征在于，檢測(cè)在所述并行輸出部分的輸出中是否存在一幀頭部，如果不存在，將所述并行輸出部分的幀輸出延遲至少一個(gè)時(shí)間周期，直到達(dá)到同步，所述時(shí)間周期是在所述串行輸入部分中將一比特從一級(jí)移到下一級(jí)所需的時(shí)間。
文檔編號(hào)H04J3/06GK1729639SQ200380107063
公開日2006年2月1日 申請(qǐng)日期2003年11月18日 優(yōu)先權(quán)日2002年12月19日
發(fā)明者M·范豪特, J·P·A·弗拉巴奇 申請(qǐng)人:皇家飛利浦電子股份有限公司