專利名稱：數(shù)字圖像傳輸用編碼器的制作方法
技術領域：
本發(fā)明涉及高速傳輸數(shù)字圖像信號的編碼電路。
圖1中示出了DVI編碼方式的流程圖。
DVI的傳輸方式是在發(fā)送側，將圖像數(shù)據(jù)RGB(Red，Green，Blue)各8位的輸入信號分別編碼成10位的輸入信號，將該并行的10位數(shù)據(jù)直線化(串行化)，傳輸在上述數(shù)據(jù)中增加了時鐘信號的4個差動對信號。
DVI的編碼方式是通過將8位的輸入信號編碼成10位，使信號的相鄰位之間的遷移概率最小化，同時實現(xiàn)“H”電平(后面也有記述為“1”的情況)和“L”電平(后面也有記述為“0”的情況)的平衡。相鄰位間的遷移概率最小化具有如下的效果在串行化后傳輸并行10位數(shù)據(jù)時，數(shù)據(jù)轉換次數(shù)變少，可有效降低多余電磁波的放射。實現(xiàn)“H”電平和“L”電平的平衡，使以差動對發(fā)送的信號在對之間沒有直流偏差。
具體地說，在單位時間內，將8位圖像數(shù)據(jù)信號即D
作為1個字符輸入，將10位的數(shù)據(jù)q_out
作為1個T.M.D.S.字符輸出。T.M.D.S.(Transition MinimizedDifferential Signaling)是以DVI標準為基礎的編碼方式，T.M.D.S.字符表示被編碼的10位數(shù)據(jù)。
該編碼在信號DE為“H”電平時產生。
為了在連續(xù)多個T.M.D.S.字符內保持“1”的個數(shù)和“0”的個數(shù)的平衡，Cnt(t)為在時刻t保持在內部寄存器中的值，是從“1“的個數(shù)中減去”0“的個數(shù)的值與時刻(t-1)內部寄存器的值Cnt(t-1)的和。例如，在時刻t處信號為“1011000001”時，將從“1”的個數(shù)4中減去“0”的個數(shù)6后所得的“-2”加到時刻(t-1)時刻內部寄存器的值Cnt(t-1)上的值作為其值。
該圖中，N1{x}表示在多位的變量x中包含幾個“1”的式子。同樣，N0{x}表示在多位的變量x中包含幾個“0”。q_m[]表示增加了8位輸入信號D
的相鄰位間的遷移數(shù)變少這種處理的結果。相鄰位間的遷移數(shù)例如計數(shù)所說的“10010010”8位輸入信號的相鄰位間的遷移數(shù)。在以從左到右的順序看輸入信號時，對于從“1”向“0”或者從“0”向“1”，值遷移的部分有5處，因此相鄰位間的遷移數(shù)是5。q_out
表示增加了用于取得DC平衡的處理后的10位編碼輸出信號。
如圖1的S101所示，通過上述標準書，為了最小化信號的遷移概率，計數(shù)8位輸入信號的“H”電平的位數(shù)，需要判別““H”電平的位數(shù)大于4個的情況，或者第0位是“L”電平且“H”電平的位數(shù)是4個的情況”和不是這樣的情況。在“H”電平的位數(shù)少的情況下，如圖中S102所示，通過用XOR編碼可減少相鄰位間的遷移數(shù)。在“H”電平的位數(shù)多的情況下，如圖S103所示，通過用XNOR編碼可減少相鄰位間的遷移數(shù)。該標準書中實現(xiàn)該圖S101的電路如圖2的電路圖所示，可將位片加法器2和條件判別電路3組合起來實現(xiàn)。但是，該電路因為在求出最終結果之前必須通過的門的級數(shù)多，所以花費時間。例如，在通常的CMOS方式的邏輯電路中，全加法器FA(6～10)的情況下，為了求出上行信號C，需要通過2級門，為了求出和信號S，需要通過3級門，在半加法器HA(4，5)的情況下，為了求出上行信號C，需要通過2級門，為了求出和信號S，需要通過2級門，因此，在到達條件判別電路3之前，必須通過最大10級門。為得到最終結果，在條件判別電路3中還需要通過數(shù)級門。
如圖1的S102、S103所示，進行這樣的處理根據(jù)DVI標準，取得輸入位的第0位和第1位的XOR或XNOR之后，進行取得其計算結果和相鄰位的XOR或XNOR的處理，從而減少遷移數(shù)。該電路在對整個DVI標準書進行解釋時，電路如圖3所示。11a～11g的XNOR和12a～12g的XOR是并列的，在后級的選擇器13中選擇其中一個結果。該電路也存在在決定最后的位之前通過的門的級數(shù)多的缺點。
下面，進行這樣的判斷根據(jù)DVI標準，在圖1的S106和S107所示的部分中取得輸出碼的DC平衡。具體地說，在時刻(t-1)判斷內部寄存器的值Cnt(t-1)為正、負、或零時，對進行減少相鄰位間的遷移數(shù)處理后的8位信號q_m
分別計數(shù)“H”電平的位個數(shù)和“L”電平的位個數(shù)，判斷“H”電平多，還是“L”電平多，還是“H”電平的位個數(shù)和“L”電平的位個數(shù)一樣多。接收該結果后，如圖1的S110～S113那樣，決定輸出的數(shù)據(jù)q_out
的值以便取得DC平衡，同時更新內部寄存器。進行和實現(xiàn)上述的電路相似的操作的電路如USP第6026124號的圖7B所示。為了說明基于此的電路操作，圖4示出了簡要方框圖。首先，將編碼的信號q_m
分成2位，以便減少相鄰位間的遷移數(shù)。對各個位組通過“11”和“00”檢測電路14a-d評價位的值是“11”還是“00”。如果這2位的組的值是“01”或“10”，則說明在該2位內已經取得了DC平衡，所以可以忽略。接收該結果后，通過計數(shù)器15和16分別計數(shù)“11”和“00”數(shù)。通過17a、17b計算2個計數(shù)器值的差，通過條件判定電路18評價該結果和內部寄存器的值和q_m[8]的值。基于評價結果，通過選擇器19選擇減法器17a或17b的值，通過位加法器20求出該值和條件判定電路18的輸出和4位寄存器21的值之和，更新4位寄存器21的值，同時反轉最終的編碼結果，輸出其中一個信號q_out[9]。
在該電路中，接收減少上述遷移數(shù)的電路的輸出后進行操作，因此，存在推遲了求出最終結果的時間的缺點。
為了克服上述缺點，本發(fā)明提供一種以少量硬件、高速且低消耗功率地操作DVI編碼方式的電路。
這里，第一狀態(tài)時，更換“H”電平、“L”電平中的一個，第二狀態(tài)時，更換“H”電平、“L”電平中不是第一狀態(tài)的一方。
在現(xiàn)有電路中，對于接收8位輸入信號并判斷條件、轉換輸出狀態(tài)的情況，通過本發(fā)明的方式可用7位實現(xiàn)同等的功能，因此，在電路面積和消耗功率這點上，比現(xiàn)有方法有利。
權利要求2所述的發(fā)明是一種半導體集成電路，實現(xiàn)編碼電路，上述編碼電路具有電平數(shù)比較電路，接收8位輸入信號，研究該輸入信號的各位狀態(tài)，判別第一狀態(tài)多還是第二狀態(tài)多；遷移數(shù)減少電路，接收上述電平數(shù)比較電路的輸出，并使上述輸入信號的相鄰位間的遷移數(shù)減少；DC平衡電路，接收上述遷移數(shù)減少電路和上述電平數(shù)比較電路的輸出，保持10位輸出信號的上述第一狀態(tài)和上述第二狀態(tài)數(shù)的平衡；輸出反轉電路，接收該DC平衡電路的輸出，并使上述遷移數(shù)減少電路的8位輸出反轉，其特征在于，上述遷移數(shù)減少電路具有接收上述電平數(shù)比較電路的輸出并使8位輸出中的4位反轉的位反轉電路。
權利要求3所述的發(fā)明是根據(jù)權利要求1所述的半導體集成電路，其特征在于，上述遷移數(shù)減少電路具有接收上述電平數(shù)比較電路的輸出并使8位輸出中的4位反轉的位反轉電路。
降低相鄰位間的遷移數(shù)的遷移數(shù)降低電路的輸出可使電平數(shù)比較電路的輸出同時4位反轉。
由此，可以以其一半的電路規(guī)模實現(xiàn)和現(xiàn)有電路具有等價功能的電路。因此，本發(fā)明在電路面積和消耗功率這點上，比現(xiàn)有方法有利。
權利要求4所述的發(fā)明是一種半導體集成電路，實現(xiàn)編碼電路，上述編碼電路具有電平數(shù)比較電路，接收8位輸入信號，研究該輸入信號的各位狀態(tài)，判別第一狀態(tài)多還是第二狀態(tài)多；遷移數(shù)減少電路，接收上述電平數(shù)比較電路的輸出，并使上述輸入信號的相鄰位間的遷移數(shù)減少；DC平衡電路，接收上述遷移數(shù)減少電路和上述電平數(shù)比較電路的輸出，保持10位輸出信號的上述第一狀態(tài)和上述第二狀態(tài)數(shù)的平衡；輸出反轉電路，接收該DC平衡電路的輸出，并使上述遷移數(shù)減少電路的8位輸出反轉，其特征在于，上述DC平衡電路具有寄存器，用于存儲上述編碼電路輸出的上述第一狀態(tài)和上述第二狀態(tài)數(shù)的差的一半的歷史，該寄存器為4位；電平數(shù)差計算電路，計算上述遷移數(shù)減少電路輸出中上述第一狀態(tài)和上述第二狀態(tài)的差的一半；條件判定電路，接收上述電平數(shù)比較電路、上述寄存器和上述電平數(shù)差計算電路的輸出，產生用于使上述電平數(shù)差計算電路的輸出反轉的信號；位反轉電路，接收該條件判定電路的輸出，并使上述電平數(shù)差計算電路的輸出反轉；加法電路，計算上述電平數(shù)比較電路和上述寄存器和上述位反轉電路的輸出的和，并將和輸出給上述寄存器。
權利要求5所述的發(fā)明是權利要求1-3中任一項所述的半導體集成電路，其特征在于，上述DC平衡電路具有寄存器，用于存儲上述編碼電路輸出的上述第一狀態(tài)和上述第二狀態(tài)數(shù)的差的一半的歷史，該寄存器為4位；電平數(shù)差計算電路，計算上述遷移數(shù)減少電路輸出中上述第一狀態(tài)和上述第二狀態(tài)的差的一半；條件判定電路，接收上述電平數(shù)比較電路、上述寄存器和上述電平數(shù)差計算電路的輸出，產生用于使上述電平數(shù)差計算電路的輸出反轉的信號；位反轉電路，接收該條件判定電路的輸出，并使上述電平數(shù)差計算電路的輸出反轉；加法電路，計算上述電平數(shù)比較電路和上述寄存器和上述位反轉電路的輸出的和，并將和輸出給上述寄存器。
若通過現(xiàn)有方式，條件判定電路需要進行2個判斷來決定提供給加法電路的值。但是，根據(jù)本發(fā)明，條件判定電路僅判斷不使位反轉電路反轉這樣的1個條件就可求出提供給加法電路的值。
若通過現(xiàn)有方式，電平數(shù)差計算電路需要2個減法電路，用于求出第一狀態(tài)和第二狀態(tài)的差以及第二狀態(tài)和第一狀態(tài)的差，但若根據(jù)本發(fā)明，則通過利用位反轉電路，僅需要1個減法電路，用于求出第一狀態(tài)和第二狀態(tài)的差的一半。這樣，條件判定電路和電平數(shù)差計算電路可以比現(xiàn)有方式小的電路規(guī)模來實現(xiàn)，因此，在電路面積和消耗功率這點上，比現(xiàn)有方式有利。
權利要求6所述的發(fā)明是一種半導體集成電路，實現(xiàn)編碼電路，上述編碼電路具有電平數(shù)比較電路，接收8位輸入信號，研究該輸入信號的各位狀態(tài)，判別第一狀態(tài)多還是第二狀態(tài)多；遷移數(shù)減少電路，接收上述電平數(shù)比較電路的輸出，并使上述輸入信號的相鄰位間的遷移數(shù)減少；DC平衡電路，接收上述遷移數(shù)減少電路和上述電平數(shù)比較電路的輸出，保持10位輸出信號中上述第一狀態(tài)和上述第二狀態(tài)數(shù)的平衡；輸出反轉電路，接收該DC平衡電路的輸出，并使上述遷移數(shù)減少電路的8位輸出反轉，其特征在于，上述DC平衡電路具有電平數(shù)差計算電路，用于計算上述遷移數(shù)減少電路輸出中上述第一狀態(tài)和上述第二狀態(tài)的差的一半，上述電平數(shù)差計算電路的輸入除包括上述遷移數(shù)減少電路的輸出外，還包括上述遷移數(shù)減少電路的輸入信號8位中的4位。
權利要求7所述的發(fā)明是權利要求1-5中任一項所述的半導體集成電路，其特征在于，上述電平數(shù)差計算電路的輸入除包括上述遷移數(shù)減少電路的輸出外，還包括上述遷移數(shù)減少電路的輸入信號8位中的4位。
若通過現(xiàn)有方式，電平數(shù)差計算電路僅接收遷移數(shù)減少電路的輸出而進行計算，因此，從通過信號的圖形求出遷移數(shù)減少電路的計算結果開始電平數(shù)差計算電路的計算，在求出計算結果之前要花費很多時間。但是，若通過本發(fā)明，則利用遷移數(shù)減少電路的輸入信號8位中的4位，在求出遷移數(shù)減少電路的輸出結果之前在中途結束最耗費時間的總線計算，由此可以以比現(xiàn)有方式短的延遲時間求出計算結果。
權利要求8所述的發(fā)明是一種半導體集成電路，實現(xiàn)編碼電路，上述編碼電路具有電平數(shù)比較電路，接收8位輸入信號，研究該輸入信號的各位狀態(tài)，判別第一狀態(tài)多還是第二狀態(tài)多；遷移數(shù)減少電路，接收上述電平數(shù)比較電路的輸出，并使上述輸入信號的相鄰位間的遷移數(shù)減少；DC平衡電路，接收上述遷移數(shù)減少電路和上述電平數(shù)比較電路的輸出，保持10位輸出信號的上述第一狀態(tài)和上述第二狀態(tài)數(shù)的平衡；輸出反轉電路，接收該DC平衡電路的輸出，并使上述遷移數(shù)減少電路的8位輸出反轉，其特征在于，上述遷移數(shù)減少電路具有第一電路，在上述8位的輸入信號中，在上述第一狀態(tài)多時，使相鄰位間的遷移數(shù)減少；第二電路，在上述第二狀態(tài)多時，使相鄰位間的遷移數(shù)減少；選擇器，接收上述電平數(shù)比較電路的輸出并轉換上述第一電路和上述第二電路的輸出，上述第一電路或上述第二電路，或者上述第一電路和上述第二電路兩方進行并行處理，使串聯(lián)連接的XOR門或XNOR門的級數(shù)減少。
權利要求9所述的發(fā)明是根據(jù)權利要求1，以及4-7中任一項所述的半導體集成電路，實現(xiàn)編碼電路，上述編碼電路具有電平數(shù)比較電路，接收8位輸入信號，研究該輸入信號的各位狀態(tài)，判別第一狀態(tài)多還是第二狀態(tài)多；遷移數(shù)減少電路，接收上述電平數(shù)比較電路的輸出，并使上述輸入信號的相鄰位間的遷移數(shù)減少；DC平衡電路，接收上述遷移數(shù)減少電路和上述電平數(shù)比較電路的輸出，保持10位輸出信號的上述第一狀態(tài)和上述第二狀態(tài)數(shù)的平衡；輸出反轉電路，接收該DC平衡電路的輸出，并使上述遷移數(shù)減少電路的8位輸出反轉，其特征在于，上述遷移數(shù)減少電路具有第一電路，在上述8位的輸入信號中，在上述第一狀態(tài)多時，使相鄰位間的遷移數(shù)減少；第二電路，在上述第二狀態(tài)多時，使相鄰位間的遷移數(shù)減少；選擇器，接收上述電平數(shù)比較電路的輸出并轉換上述第一電路和上述第二電路的輸出，上述第一電路或上述第二電路，或者上述第一電路和上述第二電路兩方進行并行處理，使串聯(lián)連接的XOR門或XNOR門的級數(shù)減少。
權利要求10所述的發(fā)明是一種半導體集成電路，實現(xiàn)編碼電路，上述編碼電路具有電平數(shù)比較電路，接收8位輸入信號，研究該輸入信號的各位狀態(tài)，判別第一狀態(tài)多還是第二狀態(tài)多；遷移數(shù)減少電路，接收上述電平數(shù)比較電路的輸出，并使上述輸入信號的相鄰位間的遷移數(shù)減少；DC平衡電路，接收上述遷移數(shù)減少電路和上述電平數(shù)比較電路的輸出，保持10位輸出信號的上述第一狀態(tài)和上述第二狀態(tài)數(shù)的平衡；輸出反轉電路，接收該DC平衡電路的輸出，并使上述遷移數(shù)減少電路的8位輸出反轉，其特征在于，上述遷移數(shù)減少電路具有第一電路，在上述8位的輸入信號中，在上述第一狀態(tài)多時，使相鄰位間的遷移數(shù)減少；第二電路，在上述第二狀態(tài)多時，使相鄰位間的遷移數(shù)減少；位反轉電路，接收上述電平比較電路的輸出，使上述第一電路或第二電路輸出的8位中的4位反轉，上述第一電路或上述第二電路，或者上述第一電路進行并行處理，使串聯(lián)連接的XOR門或XNOR門的級數(shù)減少。
權利要求11所述的發(fā)明是根據(jù)權利要求1-7中任一項所述的半導體集成電路，實現(xiàn)編碼電路，上述編碼電路具有電平數(shù)比較電路，接收8位輸入信號，研究該輸入信號的各位狀態(tài)，判別第一狀態(tài)多還是第二狀態(tài)多；遷移數(shù)減少電路，接收上述電平數(shù)比較電路的輸出，并使上述輸入信號的相鄰位間的遷移數(shù)減少；DC平衡電路，接收上述遷移數(shù)減少電路和上述電平數(shù)比較電路的輸出，保持10位輸出信號的上述第一狀態(tài)和上述第二狀態(tài)數(shù)的平衡；輸出反轉電路，接收該DC平衡電路的輸出，并使上述遷移數(shù)減少電路的8位輸出反轉，其特征在于，上述遷移數(shù)減少電路具有在上述8位的輸入信號中，在上述第一狀態(tài)多時，使相鄰位間的遷移數(shù)減少的第一電路，或者在上述第二狀態(tài)多時，使相鄰位間的遷移數(shù)減少的第二電路；位反轉電路，接收上述電平數(shù)比較電路的輸出，使上述第一電路或第二電路輸出的8位中的4位反轉，上述第一電路或上述第二電路，或者上述第一電路進行并行處理，使串聯(lián)連接的XOR門或XNOR門的級數(shù)減少。
權利要求12中所述的發(fā)明是根據(jù)權利要求8-11中任一項所述的半導體集成電路，其特征在于，上述第一電路或上述第二電路的串聯(lián)連接的XOR門或XNOR門的級數(shù)最大是3級。
現(xiàn)有技術中，必須通過至少7級XOR門或XNOR門才能求出結果，而本發(fā)明通過進行并行處理，則可減少級數(shù)。由此，可以以短的延遲時間求出輸出。
附圖中圖符說明22 電平數(shù)比較電路23 遷移數(shù)減少電路24 DC平衡電路25 輸出反轉電路26 位反轉電路27 電平數(shù)差計算電路28 條件判定電路29 位反轉電路30 加法電路31 4位寄存器發(fā)明的最佳實施例首先，用流程圖說明詳細的算法，接著，在其后對安裝在電路上的操作進行詳細說明。
流程圖本發(fā)明著眼于在觀察和圖1所示DVI的編碼方式的流程圖在邏輯上等價的流程以圖9所示的流程圖表現(xiàn)、并且基于圖9的流程圖實現(xiàn)電路結構的情況下，圖1的DVI的編碼方式比其原來電路化時效率高，可用很少的硬件資源實現(xiàn)高速且低消耗功率的電路。簡單地比較，圖9所示的流程圖和圖1所示的流程圖相比，顯然，可共同化的部分是盡可能通過共同化來減少分歧時進行的處理，可用很少的硬件資源來實現(xiàn)。
首先，圖1的S101～S103可被替換成圖9的S901～S904。
S901的說明S901是將代入圖1的S101和S102·S103的q_m[8]的值合起來進行處理的部分。通過將S101進行的條件判斷作成S901所示的條件，可更有效。
即，用DVI標準和N1{D
}＞4或(N1{D
}＝＝1和D
＝＝0)這樣的判別條件，但在本發(fā)明的S901中使用完全等價的N1{D[17]}＞＝4這樣的條件。
S902～S904的說明S902用和S102相同的計算式求出q_m
(但是，對具體的電路化實現(xiàn)進一步的效率化在下面描述)。S902也可變更成用和S102不同而和S103相同的計算式。
下面，說明將S902～S904合起來的部分。
在如圖1那樣實現(xiàn)電路時，由以下部分構成使用8位的XOR的編碼器(S102)；使用8位的XNOR的編碼器(S103)；選擇這2個編碼器其中之一的結果的8位選擇器(S101)。
但是，它可由使用8位的XOR的編碼器和僅4位的反轉電路構成。這是因為使用8位的XOR的編碼器的結果+4位反轉＝使用8位的XNOR的編碼器的結果。具體地說，(N1{D[71]}＞＝4)時，如果寫成q_m
＝D
q_m[1]＝q_m
D[1]q_m[2]＝q_m[1]D[2]Mq_m[7]＝q_m[6]D[7]q_m[8]＝0就會得出q_m
＝D
q_m[1]＝D[1]D
q_m[2]=D[2]⊕D[1]⊕D
‾‾]]>q_m[3]=D[3]⊕D[2]⊕D[1]⊕D
‾‾‾]]>q_m[4]=D[4]⊕D[3]⊕D[2]⊕D[1]⊕D
‾‾‾]]>q_m[5]=D[5]⊕D[4]⊕D[3]⊕D[2]⊕D[1]⊕D
‾‾‾]]>q_m[6]=D[6]⊕D[5]⊕D[4]⊕D[3]⊕D[2]⊕D[1]⊕D
‾‾‾]]>q_m[7]=D[7]⊕D[6]⊕D[5]⊕D[4]⊕D[3]⊕D[2]⊕D[1]⊕D
‾‾‾]]>q_m[8]＝0(1)這里，對于偶數(shù)次的XNOR，利用A⊕B⊕C‾‾=A⊕B⊕C]]>的關系成立時，式(1)可變形為q_m
＝D
q_m[1]＝D[1]D
q_m[2]＝D[2]D[1]D
q_m[3]＝D[3]D[2]D[1]D
q_m[4]＝D[4]D[3]D[2]D[1]D
q_m[5]＝D[5]D[4]D[3]D[2]D[1]D
q_m[6]＝D[6]D[5]D[4]D[3]D[2]D[1]D
q_m[7]＝D[7]D[6]D[5]D[4]D[3]D[2]D[1]D
q_m[8]＝0 (2)另一方面，在(N1{D[71]}＜4時，如果寫成q_m
＝D
q_m[1]＝q_m
D[1]q_m[2]＝q_m[1]D[2]Mq_m[7]＝q_m[6]D[7]q_m[8]＝1就會得出q_m
＝D
q_m[1]＝D[1]D
q_m[2]＝D[2]D[1]D
q_m[3]＝D[3]D[2]D[1]D
q_m[4]＝D[4]D[3]D[2]D[1]D
q_m[5]＝D[5]D[4]D[3]D[2]D[1]D
q_m[6]＝D[6]D[5]D[4]D[3]D[2]D[1]D
q_m[7]＝D[7]D[6]D[5]D[4]D[3]D[2]D[1]D
q_m[8]＝1 (3)比較式(2)和(3)，該差除了q_m[8]，僅反轉奇數(shù)下標的位的4位。
這樣，區(qū)分圖1中S101的情況，不進行S103的計算，僅進行S102中進行的XOR計算，求出q_m
，由此足以進行圖9中S903、S904的計算。
如上所述，本發(fā)明將現(xiàn)有技術即圖1中的S101～S103替換成圖9中的S901～S904。
S905、S906的說明圖9的S905、S906和圖1的S104、S105相同。
S907～S914的說明圖9的S907～S914對應于圖1的S106～S112。
通過S110～S113，在計數(shù)器值的更新過程中，根據(jù)條件需要使用下面4個式子Cnt(t)＝Cnt(t-1)+N1-N0-2(～q_m[8])Cnt(t)＝Cnt(t-1)+N0-N1+2·q_m[8])
Cnt(t)＝Cnt(t-1)+N1-N0Cnt(t)＝Cnt(t-1)-N1+N0這里，N1表示N1{q_m
}，N0表示N0{q_m
}。其中，q_m[8]是0或1，因此有Cnt(t)＝Cnt(t-1)+N1-N0-2Cnt(t)＝Cnt(t-1)+N0-N1+2Cnt(t)＝Cnt(t-1)+N1-N0Cnt(t)＝Cnt(t-1)+N1+N0這里，2進制的n位減法通過利用補數(shù)的運算可表示成-A＝～A+1N0和N1的差必須是偶數(shù)，因此利用整個式子可用2除的情況，將Cnt/2替換成hCnt，變成下式hCnt(t)＝hCnt(t-1)+～N0N1hCnt(t)＝hCnt(t-1)+N0N1+1hCnt(t)＝hCnt(t-1)+～N0N1+1hCnt(t)＝hCnt(t-1)+N0N1這里，有N0N1＝(N0-N1)/2。這樣，計數(shù)器值hCnt的運算可通過全反轉·1位加法·全加法這3個運算來實現(xiàn)。
下面，詳細說明S110～S113的各條件的計算。S110中，進行這樣的計算hCnt(t)＝hCnt(t-1)-N0N1-(～q_m[8])＝hCnt(t-1)+N0N1+1-(～q_m[8])最后的1-(～q_m[8])項在q_m[8]為0時即0、1時變?yōu)?，因此，可替換成q_m[8]，可表示成hCnt(t)＝hCnt(t-1)+～N0N1+q_m[8]接著，S111變成hCnt(t)＝hCnt(t-1)+N0N1+q_m[8]接著，對于S112，變成hCnt(t)＝hCnt(t-1)+N0N1在q_m[8]為0時，執(zhí)行S112的條件，以便看見并清楚S109。因此，即使將hCnt的計算式寫成hCnt(t)＝hCnt(t-1)+N0N1+q_m[8]
也沒關系。下面，對于S113，可表示成hCnt(t)＝hCnt(t-1)+～N0N1+1但若考慮和S112的情況相同的情況，q_m[8]為1時不執(zhí)行該計算，因此可寫為hCnt(t)＝hCnt(t-1)+～N0N1+q_m[8]通過進行這些式的變形，S110和S113、S111和S112可用完全相同的式子計算，計算式可簡化為下面2個式子hCnt(t)=hCnt+N0N1~N0N1+q_m[8]]]>這里，執(zhí)行S110、S113時反轉N0N1，執(zhí)行S111、S113時不反轉N0N1。圖9中，在S907中計算N0N1，判別在S908中是否反轉N0N1，根據(jù)結果在S909中不反轉N0N1，因此在S910中反轉N0N1并在S911中計算hCnt的值。
下面，對目前未說明的S909和S910中使用的q_m[9]的值進行說明。該值是最終在S913，S914中原樣代入q_out[9]中的值。這樣，和圖1的S110，S111，S108中使用的q_out[9]是等價的。在依次看值時，在S110中q_out[9]是0。下面，在S111中q_out[9]是1。在S108中將～q_m[8]代入q_out[9]。通過q_m[8]的值，判明執(zhí)行S112還是執(zhí)行S113，因此，對各自的情況進行研究。在S112中，因為q_m[8]是0，所以q_out[9]為1。在S113中，由于q_m[8]是1，所以q_out[9]為0。這種情況和N0N1的反轉條件相同，顯然，S110和S113、S111和S112分別使用相同的q_out[9]值。
下面，在圖9的S912～S914中，決定最終輸出的值即q_out
。在S912中判別q_m[9]是0還是1，根據(jù)判斷結果，在S913中將q_m
作為其原樣q_out
輸出，在S914中反轉q_m
并輸出。不同的是，是否反轉q_m
。對此，圖1中，在S106、S107條件分支并在S108、S110、S111這3個位置決定值。但是，和求出q_m[9]的值時一樣在S108中代入的值依賴于最終q_m[8]，因此，由S109分支后執(zhí)行S112、S113中的哪一個來決定。接著，研究是否反轉q_m
。在S110中不反轉q_m
。在S111中反轉q_m
。在S112中，由于q_m[8]為0，因此反轉q_m
。在S113中，由于q_m[8]為1，因此不反轉q_m
。即在決定q_out
時，S110和S113、S111和S112也可分別進行相同的處理。
如上所述，在本發(fā)明中，將現(xiàn)有技術即圖1的S106～S113替換成圖9中的S907～S914。
圖9由于考慮和下面將描述的圖5方框圖對應的圖形而存在冗長部分，但如圖14所示，僅考慮算法的流程圖可用比較簡單的圖形表示。
電路電路化的該圖9的流程圖的方框圖如圖5所示。
下面，利用圖5說明本發(fā)明編碼電路的流程。
首先，將8位輸入信號D
中從第2位到第8位的7位信號D[17]加到電平數(shù)比較電路22上。電平數(shù)比較電路22計數(shù)增加的7位數(shù)據(jù)中的“H”數(shù)，并判斷該數(shù)是大于4還是小于4，然后產生輸出。該輸出除了加到遷移數(shù)減少電路23和DC平衡電路24中之外，還作為q_out[8]被輸出。與此不同，8位輸入信號D
即加到遷移數(shù)減少電路23上。這里，根據(jù)編碼結果和具有電平數(shù)比較電路22的輸出，輸出減少相鄰位間遷移數(shù)的8位數(shù)據(jù)。遷移數(shù)減少電路23的輸出加到輸出反轉電路25上。輸出反轉電路25根據(jù)DC平衡電路24的輸出，將全部位保持原樣或反轉后作為q_out
輸出。遷移數(shù)減少電路23的輸出也加到DC平衡電路24上。DC平衡電路24接收遷移數(shù)減少電路23的輸出和輸入信號D
中下標為奇數(shù)的位數(shù)據(jù)D[1]、D[3]、D[5]、D[7]和電平數(shù)比較電路22的輸出，計算目前的數(shù)據(jù)的DC平衡，與保持在內部寄存器中的過去輸出的數(shù)據(jù)的DC平衡結合，求出計數(shù)器的值，將該值作為下一個值保持在寄存器中，同時，將該時刻輸出的數(shù)據(jù)反轉或不反轉后的輸出加到輸出反轉電路25上。DC平衡電路24在DE信號為“L”時對4位的內部寄存器值清零。在DE信號為“L”電平時，需要輸出為得到所謂的Comma同步而插入的特殊數(shù)據(jù)，但本發(fā)明的問題是DE信號為“H”電平時的編碼電路的實現(xiàn)方法，因此，省略用于生成Comma的電路。如上所述，根據(jù)DVI標準進行編碼。
圖9的流程圖和圖5的流程圖的對應如下S901圖5的22S902圖5的23S903、S904 圖5的26S907圖5的27S908圖5的28S909、S910 圖5的29S911圖5的30、31S912～914 圖5的25對圖5各個部分的動作進行詳細說明。
首先，對電平數(shù)比較電路22進行說明。它與圖9流程圖中S901部分相對應。
電平數(shù)比較電路22是這樣的電路計數(shù)輸入信號中“H”電平的位數(shù)，判斷否是4個以上。根據(jù)DVI標準書，規(guī)定為N1{D
}＞4或(N1{D
}＝＝1和D
＝＝0)，因此，評價8位輸入數(shù)據(jù)D[70]，必須檢測“H”數(shù)大于4個的時刻和在D
為“L”時“H”的數(shù)為4個的時刻。但是，該條件也可變形為不評價D
的位，即，和N1{D[17]}＞＝4等價。即，判斷D[17]的7位輸入信號中“H”電平的位數(shù)是否在4以上即可。通過利用該式，需要評價的位數(shù)少了1位。根據(jù)D
的值來區(qū)分情況，但不區(qū)分情況也行，因此不需要條件判斷電路，具有電路規(guī)模小、電路操作高速的優(yōu)點。
將此作為具體電路來構成的情況如圖10所示。
如上所述，這是判斷7位數(shù)據(jù)中“1”的位數(shù)比4個多還是比4個少的電路。輸入的7位即D[71]分成D[61]的6位和D[7]的1位。在6位的部分中，進一步劃分成各2個的位。將其變成D[2i-1]，D[2i](i＝1，2，3)。這里，若變成NNi＝D[2i-1]·D[2i]PP[i]＝D[2i-1]·D[2i]則在2個位是“00”時，NN[i]變成“1”，2個位是“11”時，PP[i]變成“1”。因此，在NN[i]和PP[i]都是“0”的情況下，2個位變成“01”或“10”。根據(jù)NN[1]、NN[2]、NN[3]中變成“1”的個數(shù)是幾個，PP[1]、PP[2]、PP[3]中變成“1”的個數(shù)是幾個，以及D[7]是“0”還是“1”，選出D[71]的7位中“1”為4個以上的條件時，變成如下。
D[7] NN[i]＝＝“1”的數(shù) PP[i]＝＝“1”的數(shù)0 0 1，2，30 1 2(，3)1 0 0，1，2，31 1 1，2(，3)表的()內是實際上開始得不到的條件，而是為了條件式變簡單而加的。
將NN[i]＝＝“1”的個數(shù)是否為0個的條件變成NN0時，可用NN0＝NN
·NN[1]·NN[2]式檢查。將NN[i]＝＝“1”的個數(shù)是否為1個的條件變成NN1時，可用NN1＝(NN
·NN[1]·NN[2])+(NN
·NN[1]·NN[2])+(NN
·NN[1]·NN[2])式來檢查。將PP[i]＝＝“1”的個數(shù)是否為0個以外的條件變成PP0時，可用PP0_=PP
‾·PP[1]‾·PP[2]‾‾]]>式來檢查。將PP[i]＝＝“1”的個數(shù)是否為2個的條件變成PP2時，可用PP2＝(PP
·PP[1]·PP[2])+(PP
·PP[1]·PP[2])+PP
·PP[1]·PP[2]式來檢查。
使用這些條件式，整理在D[71]的7位數(shù)據(jù)中“1”為4個以上的條件式，可表達為{(D[7]+PP0_)·NN0}+{(D[7]+PP2)·PP0_·NN1}。若使用該式，則理想地可通過門5級延遲來求出。但是，作為緩沖插入的非門為14個、晶體管數(shù)為28個，除此之外，圖10所示的電路中，晶體管數(shù)為130個，臨界總線的長度變成8級門。同樣的電路可由利用全加法器的位片加法器來構成。此時，簡單地計算，晶體管數(shù)為112個，臨界總線的長度理想上變成8級門。但是，實際上為了作為集成電路來實現(xiàn)，圖中有可能插入緩沖器等，因此，用本發(fā)明的電路，可以用同等的電路規(guī)模實現(xiàn)門少的延遲電路。
下面，對圖5的遷移數(shù)減少電路23(包含位反轉電路26)進行說明。在圖9的流程圖中是S902～S904的部分。
遷移數(shù)減少電路23是實現(xiàn)運算S102的電路。
即，遷移數(shù)減少電路23將電平數(shù)比較電路22的輸出作為q_m[8]，如圖6所示，以11a～11g的XNOR為基礎實現(xiàn)編碼時，可通過使下標為奇數(shù)的位反轉的位反轉電路26(圖9的S903、S904)的形式來實現(xiàn)。同樣地，根據(jù)圖7所示的本發(fā)明的遷移數(shù)減少電路的第二實施例，以12a～12g的XOR為基礎實現(xiàn)編碼時，也可通過使下標為奇數(shù)的位反轉的位反轉電路26的形式來實現(xiàn)。圖6和圖7的電路和圖3所示的遷移數(shù)減少電路比較，不僅能削減11a～11g的7個XNOR或12a～12g的7個XOR中的一個，而且通過將圖3的選擇器13變成使下標為奇數(shù)的位反轉的電路26，可將所需要的晶體管數(shù)變成COMS電路中的一半。因此，構成電路的晶體管數(shù)變成一半，與此同時，在消耗功率方面，利用本發(fā)明的電路也能得到削減。
遷移數(shù)減少電路23可作為效率更高的圖11所示的電路來實現(xiàn)。
圖11中虛線未包圍的部分(位反轉電路26以外的部分)是實現(xiàn)圖9的S902的電路。
若根據(jù)DVI標準(圖1的S102)進行計算，則該部分變?yōu)閝_m
＝D
q_m[1]＝D[1]q_m
q_m[2]＝D[2]q_m[1]q_m[3]＝D[3]q_m[2]
q_m[4]＝D[4]q_m[3]q_m[5]＝D[5]q_m[4]q_m[6]＝D[6]q_m[5]q_m[7]＝D[7]q_m[6]為了求出q_m[7]，必須順序求出從q_m
到q_m[6]，因此花費時間。這里，q_m
＝D
q_m[1]＝D[1]q_m
q_m[2]＝D[2]q_m[1]q_m[3]＝D[3]q_m[2]q_m[4]＝D[4]q_m[3]q_m[5]＝(D[5]D[4])q_m[3]q_m[6]＝(D[6](D[5](D[4]))q_m[3]q_m[7]＝(D[7](D[6](D[5]D[4])))q_m[3]這樣，對q_m[4]～q_m[7]，先并行計算括號中的，取得q_m[3]和XOR，由此可早得到計算結果。但是，即使這樣，在求出q_m[3]之前也必須經過3級XOR門。因此，進一步進行如下并行計算q_m
＝D
q_m[1]＝D[1]D
q_m[2]＝D[2]q_m[1]q_m[3]＝(D[3]D[2])q_m[1]q_m[4]＝D[4]q_m[3]q_m[5]＝(D[5]D[4])q_m[3]q_m[6]＝(D[6](D[5](D[4]))q_m[3]q_m[7]＝(D[7](D[6](D[5](D[4])))q_m[3]由此在求出q_m[3]之前XOR門變成2級，用最短的時間求出必須經過3級XOR門的結果。門數(shù)增加、必須經過7級XOR門才能求出結果的情況變成用3級來求出，變成以短延遲時間求出輸出的電路。
圖11的虛線包圍的部分是位反轉電路26，是圖9流程圖的S903、S904所表示的部分，和圖7、圖6的情況是同樣的。根據(jù)q_m[8]的值使第奇數(shù)的位反轉。
該電路與圖6和圖7的關系一樣，不僅用XOR，而用XNOR也能實現(xiàn)同樣功能的電路。
下面對DC平衡電路24進行說明。
DC平衡電路24包含內部寄存器并判斷遷移數(shù)減少電路23的輸出8位中“H”的個數(shù)多還是“L”的個數(shù)多，決定是否反轉最后的輸出，輸出是這樣的電路用于在T.VM.D.S.字符內實現(xiàn)DC的平衡。
該DC平衡電路24由以下部分構成計算8位數(shù)據(jù)中“H”的位數(shù)和“L”的位數(shù)差的一半的電平數(shù)差計算電路27，根據(jù)條件使4位反轉的位反轉電路29，帶進位輸入的4位全加法電路30，計算條件的條件判定電路28，存儲過去的DC平衡狀態(tài)的4位寄存器31。
若采用現(xiàn)有方式，條件判定電路28需要進行2個判斷由于具有4種計算計數(shù)器值的式子，在判斷選擇N0-N1和N1-N0中的一個作為加到內部計數(shù)器的值Cnt(t-1)上的值時，判斷加還是不加q_m[8]。但是，根據(jù)本發(fā)明的方式，由于條件判定電路28可以作到計算計數(shù)器的值的式子為2種，因此，僅判斷是否使N0N1反轉這一個條件即可。
若采用現(xiàn)有方式，電平數(shù)差計算電路27需要計算圖4的17a和17b這樣的N0N1和N0N1這2個減法道路，若根據(jù)本發(fā)明，則通過利用圖5的位反轉電路29來代替選擇器19，減法電路變成1個，因此，減少了硬件量。因此，和圖4所示的現(xiàn)有電路結構相比，根據(jù)本發(fā)明的電路結構，條件判定電路28和電平數(shù)差計算電路27變簡單，可減少硬件量，降低消耗功率。
下面，對構成DC平衡電路24的電平數(shù)差計算電路27(圖9的流程圖的S907)進行詳細描述。
電平數(shù)差計算電路27是這樣的電路接收遷移數(shù)減少電路23的輸出，計算“L”的位數(shù)和“H”的位數(shù)差的一半(將此表示為N0N1)。這里，存在下面的關系(N0{q_m
}-N1{q_m
})/2＝4-N1{q_m
＝N0{q_m
-4因此，若N1{q_m
}為奇數(shù)則N0N1也為奇數(shù)，若N1{q_m
}為偶數(shù)則N0N1也為偶數(shù)。以二進制表現(xiàn)N0N1時，是奇數(shù)還是偶數(shù)與最下位的位是“L”還是“H”是等價的。因此，要判斷N1{q_m
}是奇數(shù)還是偶數(shù)，求出N0N1的最下位的位即可。8位的數(shù)據(jù)q_m
～q_m[7]的和可通過是偶數(shù)還是奇數(shù)的算式求出。
算式aq_m
q_m[1]q_m[2]q_m[3]q_m[4]q_m[5]q_m[6]q_m[7]利用q_m[n]的定義和彼此相同的XOR變成“L”進行變形時，具有算式b的關系。
算式bq_m[n-1]q_m[n]＝q_m[n-1](q_m[n-1]D[n])＝D[n]利用算式a和算式b進行變形時，變成算式c。
算式cD[1]D[3]D[5]D[7]由此可見，N0N1的最下位的位可通過D[1]、D[3]、D[5]、D[7]的4位來計算。因此，N0N1的最下位的位可不通過遷移數(shù)減少電路23來求出，因此，可快速求出僅遷移數(shù)減少電路23的延遲時間部分。圖8是根據(jù)本發(fā)明的電平數(shù)差計算電路的實施例。接收遷移數(shù)減少電路23的輸出q_m
～q_m[7]的電路14a～14d檢測輸入的2位是“11”還是“00”。電路34a和34b接收它們的輸出，計算q_m
～q_m[3]或q_m[4～q_m[7]的4位的“00”個數(shù)和“11”個數(shù)的差即“00”-“11”。“00”-“11”等于“0”的個數(shù)和“1”的個數(shù)的差的一半即(“0”-“1”)/2，因此，通過加法器35將電路34a和34b的輸出加起來，可求出N0N1。通常，加法電路從下位的位開始按順序計算，因此，在求出上位的位之前需要時間。但是，通過本發(fā)明的方式，通過準備下位位計算電路36，可預先計算下一個位，因此可進行快速計算。因此，由于可用D[1]、D[3]、D[5]、D[7]4位最少輸入信號數(shù)來計算下位位，因此不增加硬件量。
而且，圖8的更具體的電路結構如圖12所示。由q_m
～q_m[7]，求出“0”的位數(shù)(N0)和“1”的位數(shù)(N1)的差的一半。因此，首先求出q_m
～q_m[3]的“0”的位數(shù)和“1”的位數(shù)差的一半，以及q_m[4]～q_m[7]的“0”的位數(shù)和“1”的位數(shù)差的一半。將得到的3位的數(shù)據(jù)彼此相加，求出q_m
～q_m[7]的“0”的位數(shù)和“1”的位數(shù)差的一半。此時，最下位的位通過圖中虛線包圍的下位位計算電路36求出，不用遷移數(shù)減少電路的輸出結果。因此，比求出遷移數(shù)減少電路23的結果再開始計算要早求出結果。
下面詳細說明算法。
q_m
的0和1的數(shù)的差在-2～2之間的用3位的數(shù)據(jù)S0、S1、S2來表示。
對S0、S1、S2分別作出邏輯式如下S0＝q_m
q_m[1]q_m[2]q_m[3]S1＝S2+q_m
·q_m[1]·q_m[2]·q_m[3]S2＝q_m
·q_m[1]·q_m[2]·q_m[3]+q_m
·q_m[1](q_m[2]q_m[3])+(q_m
q_m[1])·q_m[2]·q_m[3]這里，用q_m[n]q_m[n+1]＝D[n+1](N1{D[71]}＜4)＝D[n+1](N1{D[71]}≥4)的條件簡單化。
對于g-m[47]同樣也考慮S0＝D[1]D[3]S1＝S2+q_m
·q_m[1]·q_m[2]·q_m[3]S2＝q_m
·q_m[1]·q_m[2]+q_m
·q_m[1]·D[3](或D[3])+D[1](或D[1])·q_m[2]·q_m[3]，用T0、T1、T2的3位的值來表示。
T0＝D[5]D[7]T1＝T2+q_m[4]·q_m[5]·q_m[6]·q_m[7]T2＝q_m[4]·q_m[5]·q_m[6]+q_m[4]·q_m[5]·D[7](或D[7])+D[5](或D[5])·q_m[6]·q_m[7]將S0～S2和T0～T2相加，求出(N0-N1)/2。
下面，對包含在DC平衡電路24中的計數(shù)器更新部進行說明。計數(shù)器更新部由圖5的28～31構成。在圖9的流程圖中，用S908～S911來表示。
構成計數(shù)器更新部的28～31的具體電路圖如圖13所示。如流程圖的說明部分重復處理是共同的，因此，接收條件判定電路28的輸出，位反轉電路29反轉N0N1的位，通過加法電路30將其結果和4位寄存器31的輸出和q_m[8]相加而變成簡單的結構。因此，本發(fā)明的電路結構和現(xiàn)有電路的結構相比，硬件量減少，消耗功率減少。
工業(yè)上的可利用性本發(fā)明用于高速傳輸數(shù)字圖象信號的編碼電路中。
權利要求
1.一種半導體集成電路，實現(xiàn)編碼電路，上述編碼電路具有電平數(shù)比較電路，接收8位輸入信號，研究該輸入信號的各位狀態(tài)，判別第一狀態(tài)多還是第二狀態(tài)多；遷移數(shù)減少電路，接收上述電平數(shù)比較電路的輸出，并使上述輸入信號的相鄰位間的遷移數(shù)減少；DC平衡電路，接收上述遷移數(shù)減少電路和上述電平數(shù)比較電路的輸出，保持10位輸出信號的上述第一狀態(tài)和上述第二狀態(tài)數(shù)的平衡；輸出反轉電路，接收該DC平衡電路的輸出，并使上述遷移數(shù)減少電路的8位輸出反轉，其特征在于，上述電平數(shù)比較電路接收上述輸入信號中的7位輸入，在上述7位輸入信號中上述第一狀態(tài)數(shù)在4位以上時和上述第一狀態(tài)數(shù)在3位以下時，轉換輸出狀態(tài)。
2.一種半導體集成電路，實現(xiàn)編碼電路，上述編碼電路具有電平數(shù)比較電路，接收8位輸入信號，研究該輸入信號的各位狀態(tài)，判別第一狀態(tài)多還是第二狀態(tài)多；遷移數(shù)減少電路，接收上述電平數(shù)比較電路的輸出，并使上述輸入信號的相鄰位間的遷移數(shù)減少；DC平衡電路，接收上述遷移數(shù)減少電路和上述電平數(shù)比較電路的輸出，保持10位輸出信號的上述第一狀態(tài)和上述第二狀態(tài)數(shù)的平衡；輸出反轉電路，接收該DC平衡電路的輸出，并使上述遷移數(shù)減少電路的8位輸出反轉，其特征在于，上述遷移數(shù)減少電路具有接收上述電平數(shù)比較電路的輸出并使8位輸出中的4位反轉的位反轉電路。
3.根據(jù)權利要求1所述的半導體集成電路，其特征在于，上述遷移數(shù)減少電路具有接收上述電平數(shù)比較電路的輸出并使8位輸出中的4位反轉的位反轉電路。
4.一種半導體集成電路，實現(xiàn)編碼電路，上述編碼電路具有電平數(shù)比較電路，接收8位輸入信號，研究該輸入信號的各位狀態(tài)，判別第一狀態(tài)多還是第二狀態(tài)多；遷移數(shù)減少電路，接收上述電平數(shù)比較電路的輸出，并使上述輸入信號的相鄰位間的遷移數(shù)減少；DC平衡電路，接收上述遷移數(shù)減少電路和上述電平數(shù)比較電路的輸出，保持10位輸出信號的上述第一狀態(tài)和上述第二狀態(tài)數(shù)的平衡；輸出反轉電路，接收該DC平衡電路的輸出，并使上述遷移數(shù)減少電路的8位輸出反轉，其特征在于，上述DC平衡電路具有寄存器，用于存儲上述編碼電路輸出的上述第一狀態(tài)和上述第二狀態(tài)數(shù)的差的一半的歷史，該寄存器為4位；電平數(shù)差計算電路，計算上述遷移數(shù)減少電路輸出中上述第一狀態(tài)和上述第二狀態(tài)的差的一半；條件判定電路，接收上述電平數(shù)比較電路、上述寄存器和上述電平數(shù)差計算電路的輸出，產生用于使上述電平數(shù)差計算電路的輸出反轉的信號；位反轉電路，接收該條件判定電路的輸出，并使上述電平數(shù)差計算電路的輸出反轉；加法電路，計算上述電平數(shù)比較電路和上述寄存器和上述位反轉電路的輸出的和，并輸出給上述寄存器。
5.根據(jù)權利要求1-3中任一項所述的半導體集成電路，其特征在于，上述DC平衡電路具有寄存器，用于存儲上述編碼電路輸出的上述第一狀態(tài)和上述第二狀態(tài)數(shù)的差的一半的歷史，該寄存器為4位；電平數(shù)差計算電路，計算上述遷移數(shù)減少電路輸出中上述第一狀態(tài)和上述第二狀態(tài)的差的一半；條件判定電路，接收上述電平數(shù)比較電路、上述寄存器和上述電平數(shù)差計算電路的輸出，產生用于使上述電平數(shù)差計算電路的輸出反轉的信號；位反轉電路，接收該條件判定電路的輸出，并使上述電平數(shù)差計算電路的輸出反轉；加法電路，計算上述電平數(shù)比較電路和上述寄存器和上述位反轉電路的輸出的和，并輸出給上述寄存器。
6.一種半導體集成電路，實現(xiàn)編碼電路，上述編碼電路具有電平數(shù)比較電路，接收8位輸入信號，研究該輸入信號的各位狀態(tài)，判別第一狀態(tài)多還是第二狀態(tài)多；遷移數(shù)減少電路，接收上述電平數(shù)比較電路的輸出，并使上述輸入信號的相鄰位間的遷移數(shù)減少；DC平衡電路，接收上述遷移數(shù)減少電路和上述電平數(shù)比較電路的輸出，保持10位輸出信號的上述第一狀態(tài)和上述第二狀態(tài)數(shù)的平衡；輸出反轉電路，接收該DC平衡電路的輸出，并使上述遷移數(shù)減少電路的8位輸出反轉，其特征在于，上述DC平衡電路具有電平數(shù)差計算電路，用于計算上述遷移數(shù)減少電路輸出中上述第一狀態(tài)和上述第二狀態(tài)的差的一半，上述電平數(shù)差計算電路的輸入除包括上述遷移數(shù)減少電路的輸出外，還包括上述遷移數(shù)減少電路的輸入信號8位中的4位。
7.根據(jù)權利要求1-5中任一項所述的半導體集成電路，其特征在于，上述電平數(shù)差計算電路的輸入除包括上述遷移數(shù)減少電路的輸出外，還包括上述遷移數(shù)減少電路的輸入信號8位中的4位。
8.一種半導體集成電路，實現(xiàn)編碼電路，上述編碼電路具有電平數(shù)比較電路，接收8位輸入信號，研究該輸入信號的各位狀態(tài)，判別第一狀態(tài)多還是第二狀態(tài)多；遷移數(shù)減少電路，接收上述電平數(shù)比較電路的輸出，并使上述輸入信號的相鄰位間的遷移數(shù)減少；DC平衡電路，接收上述遷移數(shù)減少電路和上述電平數(shù)比較電路的輸出，保持10位輸出信號的上述第一狀態(tài)和上述第二狀態(tài)數(shù)的平衡；輸出反轉電路，接收該DC平衡電路的輸出，并使上述遷移數(shù)減少電路的8位輸出反轉，其特征在于，上述遷移數(shù)減少電路具有第一電路，在上述8位的輸入信號中，在上述第一狀態(tài)多時，使相鄰位間的遷移數(shù)減少；第二電路，在上述第二狀態(tài)多時，使相鄰位間的遷移數(shù)減少；選擇器，接收上述電平數(shù)比較電路的輸出并轉換上述第一電路和上述第二電路的輸出，上述第一電路或上述第二電路，或者上述第一電路和上述第二電路兩方進行并行處理，使串聯(lián)連接的XOR門或XNOR門的級數(shù)減少。
9.根據(jù)權利要求1和4-7中任一項所述的半導體集成電路，實現(xiàn)編碼電路，上述編碼電路具有電平數(shù)比較電路，接收8位輸入信號，研究該輸入信號的各位狀態(tài)，判別第一狀態(tài)多還是第二狀態(tài)多；遷移數(shù)減少電路，接收上述電平數(shù)比較電路的輸出，并使上述輸入信號的相鄰位間的遷移數(shù)減少；DC平衡電路，接收上述遷移數(shù)減少電路和上述電平數(shù)比較電路的輸出，保持10位輸出信號的上述第一狀態(tài)和上述第二狀態(tài)數(shù)的平衡；輸出反轉電路，接收該DC平衡電路的輸出，并使上述遷移數(shù)減少電路的8位輸出反轉，其特征在于，上述遷移數(shù)減少電路具有第一電路，在上述8位的輸入信號中，在上述第一狀態(tài)多時，使相鄰位間的遷移數(shù)減少；第二電路，在上述第二狀態(tài)多時，使相鄰位間的遷移數(shù)減少；選擇器，接收上述電平數(shù)比較電路的輸出并轉換上述第一電路和上述第二電路的輸出，上述第一電路或上述第二電路，或者上述第一電路和上述第二電路兩方進行并行處理，使串聯(lián)連接的XOR門或XNOR門的級數(shù)減少。
10.一種半導體集成電路，實現(xiàn)編碼電路，上述編碼電路具有電平數(shù)比較電路，接收8位輸入信號，研究該輸入信號的各位狀態(tài)，判別第一狀態(tài)多還是第二狀態(tài)多；遷移數(shù)減少電路，接收上述電平數(shù)比較電路的輸出，并使上述輸入信號的相鄰位間的遷移數(shù)減少；DC平衡電路，接收上述遷移數(shù)減少電路和上述電平數(shù)比較電路的輸出，保持10位輸出信號的上述第一狀態(tài)和上述第二狀態(tài)數(shù)的平衡；輸出反轉電路，接收該DC平衡電路的輸出，并使上述遷移數(shù)減少電路的8位輸出反轉，其特征在于，上述遷移數(shù)減少電路具有第一電路，在上述8位的輸入信號中，在上述第一狀態(tài)多時，使相鄰位間的遷移數(shù)減少；或第二電路，在上述第二狀態(tài)多時，使相鄰位間的遷移數(shù)減少；位反轉電路，接收上述電平比較電路的輸出，使上述第一電路或上述第二電路輸出的8位中的4位反轉，上述第一電路或上述第二電路，或者上述第一電路進行并行處理，使串聯(lián)連接的XOR門或XNOR門的級數(shù)減少。
11.根據(jù)權利要求1-7中任一項所述的半導體集成電路，實現(xiàn)編碼電路，上述編碼電路具有電平數(shù)比較電路，接收8位輸入信號，研究該輸入信號的各位狀態(tài)，判別第一狀態(tài)多還是第二狀態(tài)多；遷移數(shù)減少電路，接收上述電平數(shù)比較電路的輸出，并使上述輸入信號的相鄰位間的遷移數(shù)減少；DC平衡電路，接收上述遷移數(shù)減少電路和上述電平數(shù)比較電路的輸出，保持10位輸出信號的上述第一狀態(tài)和上述第二狀態(tài)數(shù)的平衡；輸出反轉電路，接收該DC平衡電路的輸出，并使上述遷移數(shù)減少電路的8位輸出反轉，其特征在于，上述遷移數(shù)減少電路具有在上述8位的輸入信號中，在上述第一狀態(tài)多時，使相鄰位間的遷移數(shù)減少的第一電路或者在上述第二狀態(tài)多時，使相鄰位間的遷移數(shù)減少的第二電路；位反轉電路，接收上述電平比較電路的輸出，使上述第一電路或第二電路輸出的8位中的4位反轉，上述第一電路或上述第二電路，或者上述第一電路進行并行處理使串聯(lián)連接的XOR門或XNOR門的級數(shù)減少。
12.根據(jù)權利要求8-11中任一項所述的半導體集成電路，其特征在于，上述第一電路或上述第二電路的串聯(lián)連接的XOR門或XNOR門的級數(shù)最大是3級。
全文摘要
提供一種以少硬件量高速且低消耗功率地進行DVI(Digital Visual Interface)標準編碼的電路。在DVI編碼電路中，將判斷編碼電路的輸入信號的“H”電平的位數(shù)和“L”電平的位數(shù)中哪一個多的電平數(shù)比較電路22的輸入作成7位。根據(jù)電平數(shù)比較電路22的輸出，降低相鄰位間遷移數(shù)的遷移數(shù)減少電路23的輸出可被4位反轉。實現(xiàn)輸出信號的直流平衡的DC平衡電路24由4位寄存器31和電平數(shù)差計算電路27以及條件判定電路28、位反轉電路29和加法電路30構成。電平數(shù)差計算電路27將遷移數(shù)減少電路23的輸出8位和上述編碼電路的輸入信號4位作為其輸入。
文檔編號H04N7/26GK1441997SQ01809913
公開日2003年9月10日 申請日期2001年1月24日 優(yōu)先權日2000年5月24日
發(fā)明者岡村淳一, 辻田達男 申請人:哉英電子股份有限公司