專利名稱：在集成電路中用于數(shù)據(jù)和定時信號的予取結(jié)構(gòu)及其方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用于在一集成電路中同步數(shù)據(jù)捕捉的電路。更詳細(xì)地說，本發(fā)明涉及用于同步數(shù)據(jù)捕捉并且以比單獨(dú)數(shù)據(jù)線的頻率高得多的一頻率輸出被捕捉的數(shù)據(jù)和／或利用降低電壓信號以降低功耗并提高性能的電路。
在任何集成電路(IC)中，數(shù)據(jù)信號常常需要從在該IC中一位置的一電路傳送到在該IC中另一位置的一接收電路。如像本技術(shù)領(lǐng)域的普通技術(shù)人員所公知的那樣，在該數(shù)據(jù)信號中所包含的數(shù)據(jù)呈現(xiàn)在所規(guī)定的數(shù)據(jù)周期中，每一數(shù)據(jù)周期具有一有限的間隔，在該間隔期間該數(shù)據(jù)的捕捉是有效的。所給的這個數(shù)據(jù)周期僅僅對于一有限的時間間隔是有效的，這對確保在這相對短的時間間隔期間內(nèi)接收電路捕捉數(shù)據(jù)是有決定性的。在現(xiàn)代高速IC中大大降低數(shù)據(jù)有效間隔的持續(xù)時間，即在這期間必須執(zhí)行數(shù)據(jù)捕捉的時間間隔是特別正確的。
為了解決在該數(shù)據(jù)周期是有效的有限時間期間內(nèi)在該接收電路中恰當(dāng)?shù)夭蹲綌?shù)據(jù)的問題，必須將定時或時鐘信號提供給該接收電路。在該接收電路中使用一同步數(shù)據(jù)捕捉電路去同步數(shù)據(jù)捕捉是已知的技術(shù)。通常，如果該定時信號正確地跟蹤該數(shù)據(jù)信號，則該接收電路可以依照在該定時信號中所提供的定時信息決定何時去捕捉在數(shù)據(jù)信號中所包含的數(shù)據(jù)。
為了簡化討論起見，

圖1A示出了一種用來在該IC的一接收電路中同步數(shù)據(jù)捕捉的已有技術(shù)電路100。所示的電路100包括定時延遲／驅(qū)動器102、數(shù)據(jù)延遲／驅(qū)動器104和計時數(shù)據(jù)驅(qū)動器106。在數(shù)據(jù)延遲／驅(qū)動器104的輸入端上所示的數(shù)據(jù)信號是由控制信號110計時的，以產(chǎn)生計時數(shù)據(jù)信號112。相同的控制信號110還計時定時延遲／驅(qū)動器102，產(chǎn)生定時信號114。對于特定的IC在電路100中定時延遲／驅(qū)動器102和數(shù)據(jù)延遲／驅(qū)動器104確保定時信號114正確地跟蹤計時數(shù)據(jù)信號112以根據(jù)由定時信號114所提供的定時信息允許計時數(shù)據(jù)驅(qū)動器106去正確地捕捉包含在計時數(shù)據(jù)信號112中的數(shù)據(jù)。圖1A中所示的從計時數(shù)驅(qū)動器106輸出的被捕捉數(shù)據(jù)作為輸出數(shù)據(jù)116。圖1A的數(shù)據(jù)同步電路是已知技術(shù)并且為了簡明起見不再多述。
雖然圖1A的電路100完成了同步數(shù)據(jù)的功能，但存在有明顯的缺點(diǎn)。例如，已有技術(shù)的數(shù)據(jù)同步電路100通常以在單獨(dú)數(shù)據(jù)線(即，數(shù)據(jù)線108的單獨(dú)一數(shù)據(jù)線)上數(shù)據(jù)傳送的速率同步數(shù)據(jù)捕捉。換句話說，數(shù)據(jù)是以相對慢的在數(shù)據(jù)線108上的數(shù)據(jù)傳送速率被捕捉并從圖1A的已有技術(shù)的數(shù)據(jù)同步電路100被輸出的。由于兩個因素的原因，在數(shù)據(jù)線108上的數(shù)據(jù)傳送速率通常較慢。例如，在每一單獨(dú)數(shù)據(jù)線108上的數(shù)據(jù)通常是通過自存貯單元陣列讀取而獲得的，該存貯單元陣列與需要自存貯陣列的數(shù)據(jù)的邏輯電路的頻率相比工作在相對低的頻率。另外，在典型的動態(tài)隨機(jī)存取存貯電路中的一給定數(shù)據(jù)線108通常較長并且負(fù)載較重，因此，嚴(yán)重限制了在一單獨(dú)數(shù)據(jù)線上可被傳送數(shù)據(jù)的速率。因此，除非該數(shù)據(jù)同步電路能夠以高速率(即，以比在單獨(dú)數(shù)據(jù)線108上數(shù)據(jù)傳送速率明顯高的速率)捕捉和輸出數(shù)據(jù)，否則由于在要求數(shù)據(jù)存貯的高速邏輯電路和供給數(shù)據(jù)存貯的低速動態(tài)隨機(jī)存取存貯器之間出現(xiàn)的瓶頸而使器件性能受損。
圖1A所示構(gòu)成的另一主要缺點(diǎn)涉及該實際的已有技術(shù)電路100需要全擺幅信號(即，具有IC的全幅內(nèi)部電源電壓擺動的信號)工作以執(zhí)行同步數(shù)據(jù)捕捉。詳細(xì)地說，已有技術(shù)電路100不會利用降低電壓信號去執(zhí)行同步數(shù)據(jù)捕捉任務(wù)。如像這里所使用術(shù)語，降低電壓信號是指它的幅度是在一降低電壓范圍內(nèi)的信號，即這個電壓范圍低于IC的全VDD內(nèi)部電源電壓。在某些情況中，該降低電壓電平可相當(dāng)?shù)氐?即，1V)以致接近該晶體管的閾值電壓(通常在0．7V左右)。因為降低電壓信號用于降低電路功耗和／或改善性能，所以現(xiàn)有技術(shù)電路100不能使用降低電壓信號來執(zhí)行它的同步數(shù)據(jù)捕捉任務(wù)表示一嚴(yán)重的缺點(diǎn)。
已有技術(shù)電路100不能使用降低電壓信號來執(zhí)行同步數(shù)據(jù)捕捉的一個原因涉及它的基本積木式部件、CMOS變換器中的一個。CMOS變換器是諸如在定時／延遲驅(qū)動器102和數(shù)據(jù)延遲／驅(qū)動器104中所呈現(xiàn)的延遲電路的一基本積木式部件。為了簡化討論起見，圖1B給出了一簡化CMOS變換器150，它包括有在VDD和地之間與n-FET晶體管154相串接的P-FET晶體管152。
首先考慮在CMOS變換器150的輸入端使用一全擺幅信號的情況。當(dāng)在CMOS變換器150的輸入端輸入信號A是在VDD電平的高狀態(tài)時，P-FET152截止和n-FET154導(dǎo)通，使得輸出信號B被拉向地。反之，當(dāng)在CMOS變換器150處的輸入信號A在地電平的低狀態(tài)時，P-FET152導(dǎo)通和n-FET154截止，使得輸出信號B被拉向VDD。在這種情況中，CMOS變換器正確地運(yùn)行，即使在一功耗相對高電平的情況下也是如此。
現(xiàn)在考慮使用一降低電壓信號作為CMOS變換器150的一輸入信號A的情況。如果該降低電壓信號例如是1伏，則一高輸入信號A不僅使得n-FET154如所期望的那樣被導(dǎo)通還使得該p-FET152被軟導(dǎo)通(即，不是完全轉(zhuǎn)向p-FET152截止)。在這種情況中，該漏泄電流通過p-FET152使在CMOS變換器150的輸出端的信號降低，這可導(dǎo)致其它電路誤判為由CMOS變換器150的輸出信號B所表示的邏輯電平。另外，該漏泄電流通過p-FET152到地也導(dǎo)致CMOS變換器150消耗不能接收數(shù)量的功率。由于這些和其它的結(jié)果，至今降低電壓信號未被在同步數(shù)據(jù)捕捉電路中使用以執(zhí)行同步數(shù)據(jù)捕捉任務(wù)。
從上面描述可了解到，期望有一種同步數(shù)捕捉電路及其方法，這種電路及其方法可以以一比單獨(dú)數(shù)據(jù)線的頻率要高的多的頻率和／或使用降低電壓信號以降低功耗和提高性能。
在一實施例中，本發(fā)明涉及實現(xiàn)同步在具有第一多個定時信號的第一多個數(shù)據(jù)信號中的數(shù)據(jù)捕捉以輸出被同步的數(shù)據(jù)捕捉信號的一同步數(shù)據(jù)捕捉電路。該同步數(shù)據(jù)捕捉電路包括一具有第一定時發(fā)生器輸出的定時發(fā)生器。該定時發(fā)生器被連來接收第一多個定時信號并且在第一定時發(fā)生器輸出端被連續(xù)地輸出，作為第一高頻定時脈沖流。第一定時脈沖響應(yīng)于多個定時信號的定時脈沖。第一高頻定時脈沖流具有比與第一多個定時信號中的一個定時信號相關(guān)的定時輸入頻率要高的定時脈沖流頻率。
同步數(shù)據(jù)捕捉電路還包括被連接以接收第一多個數(shù)據(jù)信號和多個定時信號的第一多個數(shù)據(jù)驅(qū)動器電路。第一多個數(shù)據(jù)驅(qū)動器電路被配置以作為第一高頻數(shù)據(jù)流輸出第一數(shù)據(jù)脈沖，響應(yīng)多個定時信號的定時脈沖和第一多個數(shù)據(jù)信號的數(shù)據(jù)脈沖。第一高頻數(shù)據(jù)流的數(shù)據(jù)流頻率高于與第一多個數(shù)據(jù)信號之一相關(guān)的數(shù)據(jù)輸入頻率。
該同步數(shù)據(jù)捕捉電路進(jìn)一步包括用來接收第一高頻數(shù)據(jù)流和第一高頻定時脈沖流，以使用第一高頻定時脈沖流同步在第一高頻數(shù)據(jù)流中的數(shù)據(jù)捕捉而輸出同步數(shù)據(jù)捕捉信號的第一數(shù)據(jù)計時電路，其中該同步數(shù)據(jù)捕捉信號具有一比定時輸入頻率和數(shù)據(jù)輸入頻率要高的一數(shù)據(jù)輸出頻率。
在另一實施例中，本發(fā)明涉及實現(xiàn)同步在與第一多個定時信號一起的第一多個數(shù)據(jù)信號中的數(shù)據(jù)的捕捉而輸出一同步數(shù)據(jù)捕捉信號的一同步數(shù)據(jù)捕捉電路。該同步數(shù)據(jù)捕捉電路包括一具有第一定時發(fā)生器輸出的定時發(fā)生器。該定時發(fā)生器運(yùn)用來接收第一多個定時信號并在該第一定時發(fā)生器輸出端上連續(xù)地輸出，作為第一高頻定時脈沖流，第一定時脈沖響應(yīng)于多個定時信號的定時脈沖。該第一高頻定時脈沖流具有比與第一多個定時信號中的一個定時信號相關(guān)的定時輸入頻率要高的定時脈沖流頻率。
該同步數(shù)據(jù)捕捉電路還包括運(yùn)用來接收數(shù)據(jù)信號的第一子集和多個定時信號的第一多個數(shù)據(jù)驅(qū)動器電路。數(shù)據(jù)信號的第一子集表示第一多個數(shù)據(jù)信號的第一子集。第一多個數(shù)據(jù)驅(qū)動器電路實現(xiàn)連續(xù)地輸出，作為第一高頻數(shù)據(jù)流，第一數(shù)據(jù)脈沖響應(yīng)于多個定時信號的定時脈沖和數(shù)據(jù)信號的第一子集的數(shù)據(jù)脈沖。第一高頻數(shù)據(jù)流具有比與第一多個數(shù)據(jù)信號中的一個數(shù)據(jù)信號相關(guān)的數(shù)據(jù)輸入頻率要高的第一數(shù)據(jù)流頻率。
該同步數(shù)據(jù)捕捉電路進(jìn)一步包括運(yùn)用來接收數(shù)據(jù)信號的第二子集和多個定時信號的第二多個數(shù)據(jù)驅(qū)動電路。數(shù)據(jù)信號的第二子集表示第一多個數(shù)據(jù)信號的第二子集。第二多個數(shù)據(jù)驅(qū)動器電路實現(xiàn)連續(xù)地輸出，作為第二高頻數(shù)據(jù)流，第二數(shù)據(jù)脈沖響應(yīng)于多個定時信號的定時脈沖和數(shù)據(jù)信號的第二子集的數(shù)據(jù)脈沖。第二高頻數(shù)據(jù)流具有比數(shù)據(jù)輸入頻率要高的第二數(shù)據(jù)流頻率。
該同步數(shù)據(jù)捕捉電路還包括利用第一高頻定時脈沖流接收第一高頻數(shù)據(jù)流和第一高頻定時脈沖流，以同步在第一高頻數(shù)據(jù)流中的數(shù)據(jù)的捕捉而輸出第一數(shù)據(jù)捕捉信號的第一數(shù)據(jù)計時電路。進(jìn)一步包括利用第一高頻定時脈沖流用來接收第二高頻數(shù)據(jù)流和第一高頻定時脈沖流，以同步在第二高頻數(shù)據(jù)流中的數(shù)據(jù)捕捉而以與第一數(shù)據(jù)捕捉信號交織的方式輸出第二數(shù)據(jù)捕捉信號的第二數(shù)據(jù)計時電路，其中該同步數(shù)據(jù)捕捉信號由具有與來自第二數(shù)據(jù)捕捉信號的脈沖在時間上交織的來自第一數(shù)據(jù)捕捉信號的第一數(shù)據(jù)捕捉信號和第二數(shù)據(jù)捕捉信號所構(gòu)成。
在另一實施例中，本發(fā)明涉及一實現(xiàn)同步在帶有第一多個定時信號的第一多個數(shù)據(jù)信號中的數(shù)據(jù)的捕捉以輸出一同步數(shù)據(jù)捕捉信號的同步數(shù)據(jù)捕捉電路。該同步數(shù)據(jù)捕捉電路包括具有第一定時發(fā)生器輸出的第一定時發(fā)生器。第一定時發(fā)生器用于接收表示第一多個定時信號的第一子集的定時信號，并且在該第一定時發(fā)生器的輸出端上連續(xù)地輸出，作為第一高頻定時脈沖流，第一定時脈沖響應(yīng)于定時信號的第一子集的定時脈沖。第一高頻定時脈沖流具有比與第一多個定時信號的一個信號相關(guān)的定時輸入頻率要高的第一定時脈沖流頻率。
它還包括有一具有第二定時發(fā)生器輸出的第二定時發(fā)生器。該第二定時發(fā)生器用來接收表示第一多個定時信號的第二子集的定時信號的第二子集，并且在第二定時發(fā)生器輸出端上連續(xù)地輸出，作為第二高頻定時脈沖流，第二定時脈沖流響應(yīng)于定時信號的第二子集的定時脈沖。第二高頻定時脈沖流具有比定時輸入頻率要高的第二定時脈沖流頻率，其中第一高頻定時脈沖流的脈沖在時間上與第二高頻定時脈沖流的脈沖相交織。
它進(jìn)一步還包括用來接收第一子集數(shù)據(jù)信號和多個定時信號的第一多個數(shù)據(jù)驅(qū)動器電路。數(shù)據(jù)信號的第一子集表示第一多個數(shù)據(jù)信號的第一子集。第一多個數(shù)據(jù)驅(qū)動器電路實現(xiàn)連續(xù)輸出，作為第一高頻數(shù)據(jù)流，第一數(shù)據(jù)脈沖響應(yīng)于多個定時信號的定時脈沖和數(shù)據(jù)信號的第一子集的數(shù)據(jù)脈沖。第一高頻數(shù)據(jù)流具有比與第一多個數(shù)據(jù)信號中的一個信號相關(guān)的數(shù)據(jù)輸入頻率要高的第一數(shù)據(jù)流頻率。
另外還包括有用于接收數(shù)據(jù)信號的第二子集和多個定時信號的第二多個數(shù)據(jù)驅(qū)動器電路。該數(shù)據(jù)信號的第二子集表示第一多個數(shù)據(jù)信號的第二子集。第二多個數(shù)據(jù)驅(qū)動器電路實現(xiàn)連續(xù)輸出，作為第二高頻數(shù)據(jù)流。第二數(shù)據(jù)脈沖響應(yīng)于多個定時信號的定時脈沖和數(shù)據(jù)信號的第二子集的數(shù)據(jù)脈沖。第二高頻數(shù)據(jù)流具有比數(shù)據(jù)輸入頻率要高的第二數(shù)據(jù)流頻率。
另外，還包括有用于接收第一高頻數(shù)據(jù)流、第一高頻定時脈沖流和第二高頻定時脈流，以使用第一高頻定時脈沖流和第二高頻定時脈沖流同步在第一高頻數(shù)據(jù)流中的數(shù)據(jù)的捕捉，從而輸出第一數(shù)據(jù)捕捉信號的第一數(shù)據(jù)計時電路。
另外，還包括有用于接收第二高頻數(shù)據(jù)流、第一高頻定時脈沖流和第二高頻定時脈沖流，以使用第一高頻定時脈沖流和第二高頻定時脈沖流而以與第一數(shù)據(jù)捕捉信號交織方式輸出第一數(shù)據(jù)捕捉信號的第二數(shù)據(jù)計時電路，其中該同步數(shù)據(jù)捕捉信號是由帶有與來自第二數(shù)據(jù)信號的脈沖交織的來自第一數(shù)據(jù)捕捉信號的脈沖的第一數(shù)據(jù)捕捉信號和第二數(shù)據(jù)捕捉信號所構(gòu)成。
本發(fā)明的這些和其它的特征將結(jié)合附圖在下面的本發(fā)明的詳細(xì)說明中更詳細(xì)地說明。
通過以下結(jié)合附圖的詳細(xì)說明本發(fā)明將更易于理解，附圖中相同的標(biāo)號表明相同的結(jié)構(gòu)部件。
圖1A簡要地討論了在該IC中的接收電路中用來同步數(shù)據(jù)捕捉的一已有技術(shù)電路。
圖1B示出了一標(biāo)準(zhǔn)CMOS變換器，以簡要地討論當(dāng)在一標(biāo)準(zhǔn)CMOS變換器中使用了一降低電壓數(shù)據(jù)信號時通常被碰到問題。
圖2A示出了根據(jù)本發(fā)明的一實施例的用于諸如動態(tài)隨機(jī)存取存貯器(DRAM)集成電路之類的集成電路中的具有一予取結(jié)構(gòu)的同步數(shù)據(jù)捕捉電路。
圖2B示出了根據(jù)本發(fā)明的另一實施例的具有一分布數(shù)據(jù)予取結(jié)構(gòu)以允許該數(shù)據(jù)信號工作在較低頻率的同步數(shù)據(jù)捕捉電路。
圖2C示出了根據(jù)本發(fā)明的另一實施例的具有一分布予取結(jié)構(gòu)以允許數(shù)據(jù)信號和定時信號工作在較低頻率的同步數(shù)據(jù)捕捉電路。
圖3示出了根據(jù)本發(fā)明的一實施例的可在降低電壓電平上從工作在全擺幅電壓和較低頻率的并行定時信號中輸出一高頻定時脈沖流。
圖4示出了根據(jù)本發(fā)明的一實施例的可在全擺幅電壓電平上從工作在全擺幅電壓和較低頻率的并行定時信號中輸出一高頻定時脈沖流。
圖5A示出了根據(jù)本發(fā)明的一實施例的圖2的數(shù)據(jù)驅(qū)動器電路的高級框圖。
圖5B示出了根據(jù)本發(fā)明的一實施例的可以從全擺幅數(shù)據(jù)和定時信號中輸出一降低電壓數(shù)據(jù)的圖5A的數(shù)據(jù)驅(qū)動器電路的詳細(xì)實施過程。
圖6示出了根據(jù)本發(fā)明的一實施例的圖5A所示的數(shù)據(jù)驅(qū)動器電路的具體實施，能夠從全幅數(shù)據(jù)和定時控制信號輸出一個全幅數(shù)據(jù)信號。
圖7示出了根據(jù)本發(fā)明的一實施例的圖2的數(shù)據(jù)計時電路的高級框圖實施過程。
圖8和9示出了根據(jù)本發(fā)明的一實施例的圖7的數(shù)據(jù)計時電路的詳細(xì)實施過程和其時序圖。
圖10A和10B示出了根據(jù)本發(fā)明的一實施例的圖8的預(yù)充電發(fā)生電路的詳細(xì)實施過程和其時序圖。
圖11示出了根據(jù)本發(fā)明的另一實施例的可以從全擺幅電壓和低頻執(zhí)行的并行定時信號操作中輸出具有減少的電壓電平的高頻定時脈沖流的圖2A所示發(fā)生器電路206的詳細(xì)過程。
圖12示出了根據(jù)本發(fā)明另一實施例的可以從以全擺幅電壓和低頻執(zhí)行的并行定時信號操作中輸出具有減少了的電壓電平的高頻定時脈沖流的圖2A所示發(fā)生器電路206的另一具體過程。
本發(fā)明將結(jié)合附圖對一新的最佳實施例作詳細(xì)說明。在以下說明中，為了對本發(fā)明提供一全面的了解對大量細(xì)節(jié)作了陳述。但是，應(yīng)當(dāng)了解的是，本技術(shù)領(lǐng)域的普通技術(shù)人員無須這些細(xì)節(jié)的部分或全部細(xì)節(jié)也可實施本發(fā)明。在另外的情況中，為了使本發(fā)明更為清晰，不再詳細(xì)描述已知的構(gòu)成和／或處理步驟。
在一實施例中，提供了一種同步數(shù)據(jù)捕捉電路，這種電路能夠從單獨(dú)數(shù)據(jù)線中予取相對低頻率數(shù)據(jù)以允許同步數(shù)據(jù)捕捉并且以一較高頻率呈現(xiàn)該數(shù)據(jù)的輸出。在一實施例中，該同步數(shù)據(jù)捕捉電路為了在從相對低頻率數(shù)據(jù)線予取的高頻數(shù)據(jù)流中執(zhí)行同步數(shù)據(jù)輸出能夠通過來自一所形成的高頻定時脈沖流的相對低頻率定時信號而被控制。以這種方式，即使當(dāng)該數(shù)據(jù)是從相對低頻率數(shù)據(jù)線中所接收并且使用通過相對低頻率定時信號所提供的定時信號同步時，它也能夠在高頻率上輸出同步捕捉數(shù)據(jù)。
在一實施例中，數(shù)據(jù)予取是以分布方式來執(zhí)行的。也就是，數(shù)據(jù)予取首先是在并行多組相對低頻率數(shù)據(jù)線上被執(zhí)行以構(gòu)成多個較高頻率數(shù)據(jù)流。每一較高頻率數(shù)據(jù)流表示從一組相對低頻率數(shù)據(jù)線予取的數(shù)據(jù)。數(shù)據(jù)予取再次是在多個較高頻率數(shù)據(jù)流上執(zhí)行以輸出一具有更高頻率的同步數(shù)據(jù)流。通過以分布方式予取數(shù)據(jù)，本發(fā)明使得它能夠有利于將連接不同電路塊的數(shù)據(jù)線的工作頻率適合于一最佳值。
另一方面和／或另外，為了執(zhí)行同步數(shù)據(jù)捕捉，該工作可以通過來自所構(gòu)成的高頻率定時脈沖流的相對低頻率定時脈沖所控制。這是在并行多組相對低頻率定時信號線上執(zhí)行的，以構(gòu)成多個較高頻率定時脈沖流。多個較高頻率定時脈沖流被聚集在該數(shù)據(jù)計時電路中以構(gòu)成一更高頻率定時脈沖流而簡化在一高頻率數(shù)據(jù)信號上的數(shù)據(jù)捕捉，而該高頻率數(shù)據(jù)信號可從較低頻率數(shù)據(jù)線被予取。
在一實施例中，該高頻率數(shù)據(jù)流使用降低電壓信號而被傳送，以降低功耗和／或改善性能。類似地，在一實施例中，該高頻率定時脈沖流也使用降低電壓信號而被傳送，以降低功耗和／或改善性能并且確保該定時信息跟蹤該數(shù)據(jù)。但是，該同步數(shù)據(jù)捕捉電路最好接收和輸出全擺幅信號以允許該電路與在IC中也使用全擺幅信號的其它電路相兼容。在這種方式中，當(dāng)節(jié)省功率和／或改善性能時兼容性被保留。
通過下面參照附圖的討論可以更好的了解本發(fā)明的特征和優(yōu)點(diǎn)。圖2A示出了根據(jù)本發(fā)明的一實施例，圖中示出了一在諸如動態(tài)隨機(jī)存取存貯器(DRAM)集成電路之類的集成電路中使用的具有一予取結(jié)構(gòu)的同步數(shù)據(jù)捕捉電路200。參見圖2A，圖2A所示的多個定時信號202a、202b、202c和202d表示用于與多個數(shù)據(jù)信號204a、204b、204c和204d一起同步數(shù)據(jù)發(fā)射的目的所接收的定時信號。雖然為了簡化討論僅示出了四個定時信號和四個數(shù)據(jù)信號，但應(yīng)注意的是本發(fā)明并不限于所包含的定時信號和／或數(shù)據(jù)信號的數(shù)目。
包含有相對低頻率定時脈沖的定時信號被輸入到定時發(fā)生器206中，定時發(fā)生器206聚集來自定時信號202a-202d的定時脈沖以在導(dǎo)體208上輸出高頻定時脈沖流。定時信號202a-202d中的每一個定時信號還輸入到數(shù)據(jù)驅(qū)動器電路210a-210d中的每一電路。即，定時信號202a輸入到數(shù)據(jù)驅(qū)動器電路210a，定時信號202b輸入到數(shù)據(jù)驅(qū)動器電路210b等。另外，數(shù)據(jù)信號204a-204b的每一個還被輸入到數(shù)據(jù)驅(qū)動器電路210a-210d中的每一電路。即，數(shù)據(jù)信號204a輸入到數(shù)據(jù)驅(qū)動器電路210a，數(shù)據(jù)信號204b輸入到數(shù)據(jù)驅(qū)動器電路210b等。
數(shù)據(jù)驅(qū)動器電路組210a-210d表示用來從數(shù)據(jù)信號204a-204d中予取數(shù)據(jù)以在所示的導(dǎo)線212上輸出一高頻率數(shù)據(jù)流的電路。在一實施例中，在該數(shù)據(jù)驅(qū)動器電路組中的每一數(shù)據(jù)驅(qū)動器電路使用它的各自定時信號用來計時在它的各個數(shù)據(jù)信號上的數(shù)據(jù)脈沖。該數(shù)據(jù)驅(qū)動器電路組的輸出隨后被共同耦合以允許來自多個數(shù)據(jù)驅(qū)動器電路組的被計時數(shù)據(jù)以連續(xù)方式作為高頻率數(shù)據(jù)流被輸出。
數(shù)據(jù)計時電路214接收在導(dǎo)線212上的高頻率數(shù)據(jù)流并使用在導(dǎo)線208上的高頻率定時脈沖流以同步方式捕捉其中的數(shù)據(jù)。
通過以下的舉例說明可以更清楚地了解同步數(shù)據(jù)捕捉電路200的工作。如由上述定時信號的時序圖所示那樣，在各自定時信號202a、202b、202c、 202d的時間定時脈沖p1、p2、p3、p4交錯到達(dá)。這此定時脈沖連續(xù)的結(jié)果形成如圖所示的一高頻率定時脈沖流p1-p2-p3-p4，這個定時脈沖流作為連續(xù)流隨后輸入到數(shù)據(jù)計時電路214，p4作為第一個定時脈沖而p1作為最后定時脈沖到達(dá)數(shù)據(jù)計時電路214。數(shù)據(jù)脈沖d1、d2、d3和d4被予取并且被連續(xù)形成如圖所示的一高頻率數(shù)據(jù)流d1-d2-d3-d4，這個數(shù)據(jù)流隨后被作為連續(xù)流輸入到數(shù)據(jù)計時電路214，d4作為第一個數(shù)據(jù)脈沖而d1作為最后一個數(shù)據(jù)到達(dá)數(shù)據(jù)計時電路214。計時電路214使用定時脈沖p4來同步數(shù)據(jù)脈沖d4的捕捉、定時脈沖p3來同步數(shù)據(jù)脈沖d3的捕捉、定時脈沖p2來同步數(shù)據(jù)脈沖d2的捕捉和定時脈沖p1來同步數(shù)據(jù)脈沖d1的捕捉。響應(yīng)于控制信號220，該數(shù)據(jù)捕捉隨后作為一高頻率的同步捕捉數(shù)據(jù)流通過導(dǎo)線222被輸出到一外部電路。
應(yīng)注意的是，由于予取可能在比單個數(shù)據(jù)信號(即，204a-204d)的頻率和／或單個定時信號(即，202a-202d)的頻率要高的頻率上執(zhí)行同步數(shù)據(jù)捕捉。因此，數(shù)據(jù)信號和／或定時信號可具有比由外部邏輯電路所需的輸出數(shù)據(jù)的頻率要低的多的一頻率。在圖2A的例子中，輸入到同步數(shù)據(jù)捕捉電路的數(shù)據(jù)信號和／或定時信號的工作頻率大致為自該同步數(shù)據(jù)捕捉電路輸出的數(shù)據(jù)的頻率的1／4。如前面所述，當(dāng)試圖在高頻率上操作該數(shù)據(jù)線時難于呈現(xiàn)該存貯單元的速率和長的、重負(fù)荷數(shù)據(jù)線，所以在諸如動態(tài)隨機(jī)存取存貯電路之類的IC中這是明顯的優(yōu)點(diǎn)。通過消除了在需存貯數(shù)據(jù)的較低速率存貯單元和較高速率邏輯電路之間出現(xiàn)的瓶頸，器件的性能得以有利的改進(jìn)。
圖2B示出了根據(jù)本發(fā)明的另一實施例的具有一分布數(shù)據(jù)予取結(jié)構(gòu)，以允許數(shù)據(jù)信號(即，數(shù)據(jù)信號204a-204d)在一更低頻率上工作的同步數(shù)據(jù)捕捉電路250。參見圖2B，假定8條數(shù)據(jù)線構(gòu)成二組數(shù)據(jù)線204a-204d和數(shù)據(jù)線234a-234d。應(yīng)注意的是，為了討論簡明起見雖然組數(shù)選擇為二組，但該組數(shù)可根據(jù)希望而變化。在一存貯電路中，數(shù)據(jù)線204a-204d的組例如可表示奇數(shù)數(shù)據(jù)而數(shù)據(jù)線234a-234d的組例如可表示偶數(shù)數(shù)據(jù)。數(shù)據(jù)線204a-204d和234a-234d的每一組被輸入到各自的數(shù)據(jù)驅(qū)動器210和230。即，數(shù)據(jù)驅(qū)動器210a-210d予取并連續(xù)來自數(shù)據(jù)信號204a-204d的數(shù)據(jù)脈沖，同時數(shù)據(jù)驅(qū)動器230a-230d予取和連續(xù)來自數(shù)據(jù)信號234a-234d的數(shù)據(jù)脈沖。數(shù)據(jù)驅(qū)動器電路210和230的輸出，構(gòu)成二個高頻率數(shù)據(jù)流，它們中的每一個具有的頻率大致為輸入到該數(shù)據(jù)驅(qū)動器電路的單個數(shù)據(jù)線的頻率的4倍。
每一高頻率數(shù)據(jù)流被輸入到各自的數(shù)據(jù)計時電路214和244。使用自定時發(fā)生器206所產(chǎn)生的高頻率定時脈沖流在數(shù)據(jù)計時電路214和244上執(zhí)行數(shù)據(jù)同步。即，使用來自相同高頻率定時脈沖流的定時信息在每一數(shù)據(jù)計時電路214和244上執(zhí)行同步數(shù)據(jù)捕捉。應(yīng)注意的是，該高頻率定時脈沖串具有如同每一高頻率數(shù)據(jù)流的頻率相同的頻率。如同后面所要討論的那樣，每一數(shù)據(jù)計時電路最好包括三態(tài)電路以及鎖存電路以允許輸出控制器220和246以一交織方式隨著來自依次通過導(dǎo)體248輸出的每一高頻率數(shù)據(jù)流的一位而輸出被捕捉數(shù)據(jù)。應(yīng)注意的是，為了有可能在導(dǎo)線248上延遲該輸出數(shù)據(jù)，它可期望在每一電路214和244內(nèi)部具有一組可裝載數(shù)據(jù)的鎖存器。
如像從上述例子中所了解的，同步數(shù)據(jù)捕捉電路250具有一是輸入到該同步數(shù)據(jù)捕捉電路的單獨(dú)數(shù)據(jù)信號的頻率的8倍的頻率。這就允許對于一給定的數(shù)據(jù)信號和／或定時信號以一更高的頻率同步和輸出數(shù)據(jù)。
圖2C示出了根據(jù)本發(fā)明的另一實施例的一具有一分布數(shù)據(jù)予取結(jié)構(gòu)的同步數(shù)據(jù)捕捉電路280，它允許數(shù)據(jù)信號(例如，數(shù)據(jù)信號204a-204d和234a-234d)工作在低頻率上。與圖2b所示電路相比，此外控制該數(shù)據(jù)捕捉的定時信號(208a和208b)的頻率有進(jìn)一步的降低。參見圖2c，圖2B的定時發(fā)生器206由定時發(fā)生器206a和206b來替代，定時發(fā)生器206a和206b的每一個僅接收二個定時信號用于定時發(fā)生器206a的202a／202c和用于定時發(fā)生器206b的202b／202d。應(yīng)注意的是，選擇定時信號的組從而使輸出信號的定時脈沖按時被交錯。另外，應(yīng)注意的是為了簡化討論起見雖然選擇的組數(shù)為二，但該組數(shù)可根據(jù)希望而變化。定時發(fā)生器206a和206b的每一個聚集了來自僅二個定時信號的定時脈沖并且因此輸出僅僅為被輸入到同步數(shù)據(jù)捕捉電路280的定時信號的頻率的二倍的一高頻率定時脈沖流。在圖2C的例子中，每一高頻率定時脈沖流(208a，208b)為由每一數(shù)據(jù)驅(qū)動器電路210和230所輸出的高頻率數(shù)據(jù)流的頻率的1／2。
定時發(fā)生器206a和206b輸出的二個高頻率定時脈沖流被并行提供給二個數(shù)據(jù)計時電路274和276。這二個數(shù)據(jù)計時電路隨后聚集(例如，使用“或”門)二個并行高頻率定時脈沖流的定時脈沖，以構(gòu)成一與由每一數(shù)據(jù)驅(qū)動器電路210和230輸出的高頻率數(shù)據(jù)流的頻率相匹配的更高頻率定時脈沖流。
數(shù)據(jù)同步是在數(shù)據(jù)計時電路274和276上使用在從定時發(fā)生器206a和206b所產(chǎn)生的二個高頻率定時脈沖流中所提供的定時信息所執(zhí)行的。如在圖2C的情況中，每一數(shù)據(jù)計時電路最好包括三態(tài)電路以及鎖存電路以允許輸出控制端220和246以一交織方式輸出捕捉數(shù)據(jù)，例如隨同通過導(dǎo)線248依從被輸出的每一高頻率數(shù)據(jù)流的一位進(jìn)一步提高在數(shù)據(jù)輸出端(248)上的頻率。
應(yīng)注意的是，它能夠在沒有分布數(shù)據(jù)予取的情況下，在不同的線上和然后在數(shù)據(jù)捕獲電路邏輯組合不同定時片的位置處提供用于數(shù)據(jù)捕捉的定時信息。參見圖2C，例如，它能夠省去數(shù)據(jù)驅(qū)動器電路230a-b和數(shù)據(jù)計時電路276以構(gòu)成一同步數(shù)據(jù)捕捉電路而無須一數(shù)據(jù)予取特特性(如圖2A中所示那樣)。
根據(jù)本發(fā)明的一方面，該同步數(shù)據(jù)捕捉電路的予取特性可與使用降低電壓信號相結(jié)合以降低功耗和／或提高性能。即，每一定時發(fā)生器電路、數(shù)據(jù)驅(qū)動器電路和數(shù)據(jù)計時電路可與降低電壓信號一起構(gòu)成工作。在該定時發(fā)生器電路和數(shù)據(jù)驅(qū)動器電路(即，圖2a的定時發(fā)生器電路206和數(shù)據(jù)驅(qū)動器電路210)的情況中，希望使得它們的輸入信號與全擺幅電壓信號相兼容以使得這些電路與其它的IC電路反向兼容。該輸出(即，高頻率數(shù)據(jù)流和高頻率定時脈沖流)可以使用降低電壓信號構(gòu)成以實現(xiàn)在功耗和性能方面的前述優(yōu)點(diǎn)。在數(shù)據(jù)計時電路(即，圖2A的數(shù)據(jù)計時電路214)的情況中，希望接收降低電壓信號作為輸入同時保持輸出與滿幅電壓信號的兼容以允許該電路與使用滿幅電壓信號的其它IC電路相接合。
有關(guān)這些電路(即，定時發(fā)生電路、數(shù)據(jù)驅(qū)動器電路和數(shù)據(jù)計時電路)的全幅和降幅方式的示例性例子將在后面依次研究。
圖3示出了本發(fā)明的一個實施例，定時發(fā)生器電路300表示圖2A的定時發(fā)生器電路206的詳細(xì)實例，它可以在來自工作在滿幅電壓和較低頻率的并行定時信號的降低電壓電平上輸出一高頻率定時脈沖流。應(yīng)注意的是雖然圖3的電路是一最佳實例，但它僅是示例性的實例，本發(fā)明并不限于此實例。從圖3可看出，“或非”門304的每一輸入都與一全擺幅信號a、b、c和d相連。它可希望在該“或非”門的輸入之前有一修整該定時信號的脈沖形狀的電路(脈沖整形電路)。因為整形該輸入脈沖形狀是修整該定時發(fā)生器電路的輸出的脈沖形狀，所以這是有利的。
在圖3的節(jié)點(diǎn)330處所呈現(xiàn)的所產(chǎn)生的定時脈沖具有全擺幅電壓值。降低電壓輸出級312將該全擺幅定時脈沖轉(zhuǎn)換成用來通過導(dǎo)線208輸出的降低電壓電平。
通常，在任何給定時間僅僅只有全擺幅定時信號a、b、c和d中的一個信號可為高。每次滿幅電壓定時信號中的一個信號到達(dá)高電平，在圖3的輸出導(dǎo)線208上所產(chǎn)生的一降低電壓定時脈沖具有由接收該全擺幅定時信號的脈沖整形電路所確定的降低電壓定時脈沖的寬度。在“或非”門34的不同輸入端上替代一脈沖整形電路，可有助于在低壓輸出級312的前面的該“或非”門的輸出端處僅有一脈沖整形器。
為了更易于理解，現(xiàn)在詳細(xì)討論電路300的工作。當(dāng)所有全擺幅定時信號a-d均為低時，節(jié)點(diǎn)330將處于為VDD的高電平。在節(jié)點(diǎn)330處的高電壓電平使得轉(zhuǎn)換器344的輸出趨于低，因此n-FET342被截止。但是，在節(jié)點(diǎn)330處的高電壓電平將使n-FET340導(dǎo)通，因此將輸出導(dǎo)體208拉到地電位。該電路目前處于響應(yīng)于下一全幅動蕩定時信號a、b、c或d的斷言的予備狀態(tài)。
如前所述，在任何給定時間里只有全擺幅定時信號a-d中的一個信號可為高電平?？紤]到帶有這種限制，研究當(dāng)全擺幅定時信號a為高電平而所有其它滿幅定時信號b、c和d為低電平(條件2)的狀態(tài)。在這種狀態(tài)中，4輸入“或非”門304的輸出為低電平。低電平節(jié)點(diǎn)330使n-FET340截止以將輸出導(dǎo)線208從地電平分離。相同的低電平節(jié)點(diǎn)330還使n-FET342導(dǎo)通以將輸出導(dǎo)體208拉到降低電壓電平VDD／N。全擺幅定時信號的該斷言使得在輸出導(dǎo)體208上呈現(xiàn)一具有一降低電壓電平的定時脈沖。該脈沖的間隔可由上面所討論的脈沖整形電路來確定。
在該全擺幅定時脈沖a的確定之后某個時間，a將到達(dá)低電平。a到達(dá)低電平將導(dǎo)致節(jié)點(diǎn)330為高電平而使該上拉n-FET342截止。節(jié)點(diǎn)330到達(dá)高電平而使n-FET340導(dǎo)通，導(dǎo)致輸出208從降低電壓電平下拉至地電平。接著發(fā)生的滿幅定時信號a-d的任何斷言都會導(dǎo)致在輸出導(dǎo)體208上以前述所討論的方式產(chǎn)生具有一降低電壓電平的另外的定時脈沖。
圖4示出了根據(jù)本發(fā)明的一實施例，定時發(fā)生器電路400表示圖2A的定時發(fā)生器206的一詳細(xì)實例，它可以在來自工作在全擺幅電壓和較低頻率的并行定時信號的全擺幅電壓電平上輸出一高頻率定時脈沖流。應(yīng)注意的是雖然圖4的電路是一最佳實例，但它僅是示例性的實例，本發(fā)明并不限于此實例。定時發(fā)生器400包括有一“或”門402、一脈沖整形器404和一延遲／驅(qū)動器電路406，在圖4中電路406是由一對標(biāo)準(zhǔn)的CMOS轉(zhuǎn)換器408和410來實現(xiàn)的。
諸如a-d之類的若干滿幅定時信號可作為輸入提供給“或”門402，從而當(dāng)這些信號脈沖中的一個信號脈沖為高電壓脈沖時，這個高電壓脈沖將在節(jié)點(diǎn)420處被輸出。因為“或”門402是常規(guī)的，所以由“或”門402輸出的高電壓電平是一常規(guī)VDD電平。如前所述，脈沖整形器404可以隨意地用于控制該輸出定時脈沖的脈沖寬度。在可任選的脈沖整形之后，該輸出脈沖由延遲／驅(qū)動器電路406延遲和／或驅(qū)動而在輸出導(dǎo)線208上被輸出。
圖5A示出了根據(jù)本發(fā)明的一實施例，圖2的數(shù)據(jù)驅(qū)動器電路210a的一高電平實例的框圖，它可以響應(yīng)于全擺幅信號輸出來自于工作在全擺幅電壓電平上的一輸入數(shù)據(jù)信號的降低電壓電平數(shù)據(jù)脈沖。如前結(jié)合圖2所示那樣，為了簡明起見可具有相似結(jié)構(gòu)的數(shù)據(jù)驅(qū)動器電路210a-210d的輸出端可共同連接以從并行輸入的低頻率數(shù)據(jù)信號中輸出一高頻率數(shù)據(jù)流。如果每一數(shù)據(jù)驅(qū)動器電路是以圖5所討論的方式所實現(xiàn)的，則該高頻率數(shù)據(jù)流輸出具有降低電壓電平。
如圖5A所示，數(shù)據(jù)驅(qū)動器電路210a接收在輸入節(jié)點(diǎn)500上的全擺幅數(shù)據(jù)信號作為它的輸入。該全擺幅數(shù)據(jù)信號被輸入到一任選鎖存級502，它可用來保存該數(shù)據(jù)直至由控制級504要求為止?？刂萍?04接收來自鎖存級502的鎖存數(shù)據(jù)和在輸入節(jié)點(diǎn)508上的全擺幅信號作為它的輸入。
響應(yīng)于在輸入節(jié)點(diǎn)508上的定時信號的第一狀態(tài)，控制級504被用于控制降低電壓數(shù)據(jù)驅(qū)動級506的三態(tài)。
從鎖存數(shù)據(jù)信號和定時信號得到信號509和510并提供給降低電壓數(shù)據(jù)驅(qū)動器級506，在導(dǎo)體516上輸出降低電壓計時數(shù)據(jù)信號(與其它數(shù)據(jù)驅(qū)動器電路相連以產(chǎn)生高頻率數(shù)據(jù)流)。在這種方式中，數(shù)據(jù)驅(qū)動器電路接收全擺幅數(shù)據(jù)和定時信號并輸出一具有降低電壓電平的降低電壓數(shù)字信號。應(yīng)注意的是，該數(shù)據(jù)信號500還具有一降低電壓擺幅。
圖5B示出了根據(jù)本發(fā)明的一實施例，所示數(shù)據(jù)驅(qū)動器電路550表示了圖5A的驅(qū)動器電路210a的一詳例。雖然圖5B的該電路是一最佳實例，但它僅是示例性的并且本發(fā)明不限于此。另外，圖5A的輸入節(jié)點(diǎn)500包含有圖5B中所示的全擺幅數(shù)據(jù)信號。雖然任何常規(guī)鎖存技術(shù)都可使用，但鎖存電路552通常被用于圖5A的鎖存級502的實例中。降低電壓數(shù)據(jù)驅(qū)動器電路556是圖5A的降低電壓數(shù)據(jù)驅(qū)動器級506的一實例并且用于將來自一全擺幅電壓電平的計時數(shù)據(jù)信號的電壓電平改變?yōu)榻档碗妷弘娖健?br> 控制電路554是圖5A的控制級504的一實例。在圖5B的例子中，當(dāng)該定時信號為低電平時，控制電路554三態(tài)來自數(shù)據(jù)驅(qū)動器550的剩余部分的輸出降低電壓計時數(shù)據(jù)信號線(在導(dǎo)體516)。例如，一低電平控制信號能禁止反相三態(tài)緩沖器580和582，基本上將該全擺幅數(shù)據(jù)信號線(在輸入節(jié)點(diǎn)500)從降低電壓數(shù)據(jù)驅(qū)動器電路556分離。一低電平控制信號還使n-FET558和560導(dǎo)通以將降低電壓數(shù)據(jù)驅(qū)動器電路556的n-FET562和564的柵極拉到地電平。因此，n-FET562和564被截止，基本上三態(tài)來自數(shù)據(jù)驅(qū)動器電路550的剩余部分的輸出導(dǎo)體516。
當(dāng)控制信號達(dá)到高電平時，n-FET558和560的柵極達(dá)到低電平，使得n-FET558和560截止，因而n-FET562和564的柵極與地脫開。該控制信號的高狀態(tài)還能啟動反相三態(tài)緩沖580和582。如果由鎖存電路552鎖存的數(shù)據(jù)為高電平，則反相三態(tài)緩沖器582的輸出將為低電平，從而使n-FET564截止，因而輸出導(dǎo)體516與地脫開。另一方面，反相器590將導(dǎo)致在反相三態(tài)緩沖器580的輸入端的數(shù)據(jù)呈現(xiàn)低電平，使得反相三態(tài)緩沖器580將n-FET562的柵極拉到高電平，因此n-FET562導(dǎo)通將輸出導(dǎo)體516連接到降低電源VDD／N。在一類似的方式中，如果控制信號為高電平并且鎖存數(shù)據(jù)為低電平，則n-FET562將截止和n-FET564導(dǎo)通，將導(dǎo)到輸出導(dǎo)體516被拉到地電平?？煽闯觯瑘D5B的數(shù)據(jù)驅(qū)動電路550響應(yīng)于輸入全擺幅控制信號記錄一降低電壓數(shù)據(jù)信號。
圖6示出了根據(jù)本發(fā)明的一實施例，示出的數(shù)據(jù)驅(qū)動器電路600表示圖2的數(shù)據(jù)驅(qū)動器電路210a的一實例，它響應(yīng)于全擺幅定時信號可輸出來自一工作于全擺幅電壓電平的輸出數(shù)據(jù)信號的全擺幅電壓數(shù)據(jù)脈沖。雖然圖6的電路是一最佳實施例，但它僅是示例性的并且本發(fā)明并不限于此。在節(jié)點(diǎn)602a全擺幅數(shù)據(jù)信號被接收而由鎖存電路604鎖存，在鎖存電路中該數(shù)據(jù)被保存直至由一輸出控制／驅(qū)動器606記錄為止。在圖6的例子中，雖然可使用其它類型的控制／驅(qū)動器電路，但這里輸出控制／驅(qū)動器電路是由一反相三態(tài)緩沖器608實施的。當(dāng)該控制信號被斷言時，在反相三態(tài)緩沖器608的輸入端上該鎖存數(shù)據(jù)在通過輸出端610之前再次由反相三態(tài)緩沖器608反相。因此在節(jié)點(diǎn)602a處最初輸入的數(shù)據(jù)通過輸出端610。為了清楚起見，應(yīng)當(dāng)指出的是由于該鎖存器的反相器，所以在反相三態(tài)緩沖器608的輸入端處被鎖存的數(shù)據(jù)是在節(jié)點(diǎn)602a處被反相形式的數(shù)據(jù)。
圖7示出了根據(jù)本發(fā)明的一實施例，示出了諸如圖2的數(shù)據(jù)計時電路214之類的一數(shù)據(jù)計時電路的一高電平框圖，該電路能夠通過使用降低電壓高頻率定時脈沖流以一同步方式捕捉該降低電壓高頻率數(shù)據(jù)流。該同步數(shù)據(jù)捕捉信號表示一輸出具有在降低擺幅定時信號中提供的定時信息(作為并行定時信號輸入到同步數(shù)據(jù)捕捉電路)具有所接收的降低電壓數(shù)據(jù)信號(作為并行數(shù)據(jù)信號輸入到同步數(shù)據(jù)捕捉電路)的全擺幅同步捕捉數(shù)據(jù)的信號。
如圖所示，通過任意脈沖整形／延遲電路702和704在導(dǎo)體732上的降低電壓定時信號和在導(dǎo)體734上的降低電壓數(shù)據(jù)信號可被分別延遲和／或具有它們的被正常整體的脈沖。此后，這些信號被提供給一全擺幅數(shù)據(jù)驅(qū)動器706，全擺幅數(shù)據(jù)驅(qū)動器706對這二個降低電壓電平信號執(zhí)行數(shù)據(jù)同步并且在輸出節(jié)點(diǎn)720上產(chǎn)生一全擺幅同步數(shù)據(jù)捕捉信號。電路706的輸出由輸出指示字所控制，從而在電路706的輸出節(jié)點(diǎn)702上呈現(xiàn)被捕捉數(shù)據(jù)。
在一實施例中，該同步數(shù)據(jù)捕捉電路的輸出是可三態(tài)的。這樣，各個同步數(shù)據(jù)捕捉電路(諸如圖2B和2C中所示的電路)的輸出可使用一適當(dāng)?shù)妮敵鲋甘咀衷谠摻邮斩吮挥涗洝Ｈ绻谶@級實施予取則這樣一實例是有利的。
圖8示出了本發(fā)明的一實施例，示出的數(shù)據(jù)計時電路800表示圖7的數(shù)據(jù)計時電路214的一詳例。參照圖9的時序圖可以更容易地了解圖8的電路。應(yīng)注意的是，雖然圖8的電路是一最佳實例，但它僅是示例性的并且本發(fā)明不限于此。另外，為了簡化討論起見，省略了脈沖整形／延遲電路(結(jié)合圖7討論)。
在圖8中，示出了一預(yù)充電發(fā)生器電路802，用來產(chǎn)生一自節(jié)點(diǎn)804的輸出指示字得到的低電平預(yù)充電脈沖。該低電平預(yù)充電脈沖用來在數(shù)據(jù)捕捉之前將節(jié)點(diǎn)806置為一已知狀態(tài)。
最好是，在輸出該捕捉數(shù)據(jù)之后該予預(yù)電脈沖達(dá)到低電平。當(dāng)在節(jié)點(diǎn)804處該預(yù)充電脈沖達(dá)到低電平時，P-FET808導(dǎo)通，因而將節(jié)點(diǎn)806拉到VDD。如圖8所示，節(jié)點(diǎn)808由鎖存電路810鎖存為高電平(VDD)。應(yīng)注意的是，節(jié)點(diǎn)806在電源上升或電源復(fù)位時可通過P-FET814被隨意地拉到高電平，其狀態(tài)為在POS信號上產(chǎn)生一低電平脈沖。這就使節(jié)點(diǎn)806在電源上升或電源復(fù)位時處于一已知狀態(tài)。
因為在節(jié)點(diǎn)804上的該予充電脈沖在降低電電數(shù)據(jù)到達(dá)之前和輸出該捕捉之后達(dá)到低電平，所以n-FET820和822保持截止。
從時間t1至t3，包含在該降低電壓計時數(shù)據(jù)信號中的數(shù)據(jù)是有效的并且可以隨同該降低電壓定時信號一起被同步。如果被捕捉的數(shù)據(jù)塊具有一高值VDD／N，則該降低電壓計時數(shù)據(jù)信號的高值使n-FET820導(dǎo)通。但是，因為降低電壓定時信號在時間t1未到達(dá)，所以n-FET822保持截止。在時間t2(見圖9)，該降低電壓定時信號被斷言，從而導(dǎo)致n-FET822導(dǎo)通。因此在大約時間t2開始建立節(jié)點(diǎn)806和地之間的一電流通路，從而導(dǎo)到節(jié)點(diǎn)806被拉到地。鎖存電路810鎖存該數(shù)據(jù)信號的補(bǔ)碼。在時間t6該定時信號達(dá)到低電平，該電流通路被中斷。
在時間t7，一輸出指示字信號脈沖被提供，從而使三態(tài)緩沖器830從三態(tài)狀態(tài)轉(zhuǎn)換為導(dǎo)通狀態(tài)。由此，該三態(tài)緩沖器現(xiàn)在反相被鎖存的該數(shù)據(jù)信號的補(bǔ)碼，其結(jié)果是在輸出節(jié)點(diǎn)720處被捕捉數(shù)據(jù)的狀態(tài)為具有全擺幅。
另一方面，如果被捕捉的數(shù)據(jù)塊具有一低電平值，則即使在該降低電壓定時脈沖到達(dá)之后(在時間t2開始)n-FET820仍保持截止。相應(yīng)于數(shù)據(jù)信號的捕捉和鎖存節(jié)點(diǎn)806因此保持高電平。因此，當(dāng)輸出指示字被提供時在輸出節(jié)點(diǎn)720處建立一全擺幅捕捉數(shù)據(jù)信號。
在該捕捉數(shù)據(jù)被輸出之后，自輸出指示字產(chǎn)生的一個低預(yù)充電脈沖恢復(fù)數(shù)據(jù)計時電路800所產(chǎn)生的低電平予充電脈沖返回到對下一數(shù)據(jù)同步周期的準(zhǔn)備狀態(tài)。參見圖9，在時間t5該予充電信號達(dá)到低電平，節(jié)點(diǎn)806拉到高電平并且將它鎖定在該高電平值以準(zhǔn)備下一數(shù)據(jù)和定時周期的到達(dá)。
圖10A示出了根據(jù)本發(fā)明的一實施例，示出了圖8的予充電發(fā)生電路802的一詳細(xì)實例。參閱圖10B的時序圖可更易于理解圖10A的電路。應(yīng)注意的是雖然圖10A是一最佳實例，但它僅是示例性的并且本發(fā)明并不限于此。
參閱圖10A，在導(dǎo)體1012上的全擺幅輸出指示字信號隨后通過反相延遲電路1004被延遲，在示例中該電路是由圖10A中的三個CMOS反相器來實施的(在該延遲鏈路中的給定反相器數(shù)僅僅是示例性的可依據(jù)需要而變化)。反相延遲電路的輸出與全擺幅輸出指示字信號一起通過一“或”電路1006進(jìn)行“或”運(yùn)算。在圖10A的例子中，由與一反相門1000相串接的一“或非”門1008執(zhí)行“或”操作，雖然這僅僅是示例性的。在下面的討論中將會更為清楚，反相延遲電路1004和“或”電路1006的組合形成了一脈沖整形電路，該予充電脈沖的寬度由延遲電路1004的延遲時間來確定。
在操作中，當(dāng)在導(dǎo)體1012上的輸出指示字信號最初為低電平時，節(jié)點(diǎn)1014(其上的信號為節(jié)點(diǎn)1012處全擺幅信號的反相和延遲信號)為高電平，從而導(dǎo)致節(jié)點(diǎn)1016(即，予充電信號)為高電平。
某些時間之后，輸出指示字信號脈沖到達(dá)導(dǎo)體1012。參見圖10B，在時間t0處由標(biāo)號1052所標(biāo)注的信號由低電平變?yōu)楦唠娖?。在一預(yù)定延遲時間(由反相延遲電路1004的延遲所確定)之后，在時間t1處節(jié)點(diǎn)1014從高電平變?yōu)榈碗娖?標(biāo)號1054)。因為節(jié)點(diǎn)1012當(dāng)節(jié)點(diǎn)1014達(dá)到低電平時為高電平，所以節(jié)點(diǎn)1016繼續(xù)保持為高電平。
在時間t2處，該輸出指示字信號從高電平返回到低電平。這由圖10B中的標(biāo)號1062所標(biāo)注。節(jié)點(diǎn)1012的高電平變?yōu)榈碗娖綄?dǎo)致了節(jié)點(diǎn)1016(予充電信號)達(dá)到低電平(標(biāo)號1056)，這是因為當(dāng)節(jié)點(diǎn)1012從高電平轉(zhuǎn)為低電平時節(jié)點(diǎn)1014已經(jīng)為低電平。
在一預(yù)定延遲時間(由反相延遲電路1004的延遲所確定)之后，由于節(jié)點(diǎn)1012由高電平轉(zhuǎn)為低電平而在時間t3處節(jié)點(diǎn)1014從低電平變?yōu)楦唠娖?。這種節(jié)點(diǎn)1014的低電平轉(zhuǎn)為高電平是由圖10B中的標(biāo)號1064所標(biāo)注的，并且導(dǎo)致節(jié)點(diǎn)1016返回到高電平(標(biāo)號1066)。因此，在對于由該數(shù)據(jù)計時電路(諸如圖8所示的電路)的節(jié)點(diǎn)處建立一低電平予充電脈沖。
圖7、8和10A的電路還可使用諸如圖2的數(shù)據(jù)計時電路214之類的數(shù)據(jù)計時電路來實現(xiàn)，它能夠接收全擺幅高頻率定時脈沖流和全擺幅高頻率數(shù)據(jù)流并且將數(shù)據(jù)流與定時流同步以輸出高頻率同步數(shù)據(jù)流。
圖11示出了根據(jù)本發(fā)明的另一實施例，所示的定時發(fā)生器電路1100表示圖2A的定時發(fā)生器電路206的詳細(xì)實例，它可以從工作在全擺幅電壓和較低頻率的并行定時信號中輸出一處于降低電壓電平的高頻率定時脈沖流。如圖11所示，該SET電路1101的每一輸入被連接到全擺幅定時信號a、b、c和d。SET電路1101的輸出端是SETC。在該芯片加電的時間SETC是一高電位。電路1100的工作如下所述。初始全擺幅定時信號是在地電位或邏輯電平“0”。當(dāng)該定時信號從邏輯電平“0”轉(zhuǎn)換到邏輯電平“1”時，節(jié)點(diǎn)Sa將從邏輯“1”轉(zhuǎn)換到邏輯“0”。這將啟動標(biāo)為1101的三態(tài)緩沖器并且它的輸出SETC將被轉(zhuǎn)換為邏輯“0”。這將導(dǎo)致晶體管1105的柵極為邏輯電平“1”，它將被導(dǎo)通并且該輸出節(jié)點(diǎn)1110將被拉到降低電壓VDD／n。應(yīng)注意的是，在節(jié)點(diǎn)Sa處的予置脈沖寬度是由節(jié)點(diǎn)a的上升沿所產(chǎn)生的。還應(yīng)注意的是，當(dāng)Sa脈沖為邏輯電平“0”時，在一予置時間之后這個信號將通過延遲電路1107并且到達(dá)晶體管1109的柵極。這將導(dǎo)致晶體管1109導(dǎo)通并將節(jié)點(diǎn)SETC充電到一高電位VDD。這將導(dǎo)致晶體管1106導(dǎo)通并將該定時輸出放電到地或邏輯電平“0”而終止該定時脈沖產(chǎn)生。隨后的信號a、b、c或d的上升沿將重復(fù)該信號產(chǎn)生。
圖12示出了根據(jù)本發(fā)明的另一實施例，所示的定時發(fā)生器電路1200表示圖2A的定時發(fā)生器電路206的一詳細(xì)實例，它可以從工作在全擺幅電壓和較低頻率的并行定時信號中輸出一處于降低電壓電平的高頻率定時脈沖流。如圖12所示，該SET電路1201的每一輸入被連接到全擺幅定時信號a、b、c和d。SET電路1201的輸出通過一晶體管被連接到SETC。在該芯片加電的時間SETC是一高電位。電路1200的工作如下所述。初始的全擺幅定時信號是處于地電位或邏輯電平“0”。當(dāng)該定時信號從邏輯電平“0”轉(zhuǎn)換為邏輯電平“1”時，節(jié)點(diǎn)Sa將從邏輯電平“1”轉(zhuǎn)換為邏輯電平“0”。這將導(dǎo)致晶體管1202導(dǎo)通并且它的漏極端SETC將轉(zhuǎn)換為邏輯電平“0”。這將導(dǎo)致晶體管1205的柵極處于邏輯電平“1”，使得該晶體管導(dǎo)通并且將輸出節(jié)點(diǎn)1210拉向降低電壓VDD／n。應(yīng)注意的是在節(jié)點(diǎn)Sa處的一予置脈沖寬度是由節(jié)點(diǎn)a的上升沿所引起的。還應(yīng)注意的是當(dāng)Sa脈沖為邏輯電平“0”時，在一予置時間之后這個信號將通過延遲電路1207并且到達(dá)晶體管1209的柵極。這將導(dǎo)致晶體管1209導(dǎo)通并將節(jié)點(diǎn)SETC充電到一高電位。這將導(dǎo)到晶體管1206導(dǎo)通并將定時輸出放電到地或邏輯電平“0”而終止該定時脈沖產(chǎn)生。隨后信號a、b、c或d的上升沿重復(fù)該信號產(chǎn)生。
雖然根據(jù)幾個最佳實施例對本發(fā)明作了說明，但所存在的變更、置換和等效均落入本發(fā)明的范圍內(nèi)。還應(yīng)注意的是還存在有許多另外的實現(xiàn)本發(fā)明的方法和裝置的方式。因此下面所附權(quán)利要求被解釋為包括落入本發(fā)明的精神和范圍的所有這樣的變更、置換和等效。
權(quán)利要求
1.在一集成電路中，一種用于與第一多個定時信號同步捕捉第一多個數(shù)據(jù)信號中數(shù)據(jù)以輸出同步數(shù)據(jù)捕捉信號的同步數(shù)據(jù)捕捉電路，包括一具有第一定時發(fā)生器輸出端的定時發(fā)生器，所述定時發(fā)生器被連接以接收所述第一多個定時信號并作為第一高頻率定時脈沖流在所述第一定時發(fā)生器輸出端上連續(xù)地輸出，第一定時脈沖響應(yīng)于所述多個定時信號的定時脈沖，所述第一高頻率定時脈沖流具有一比與所述第一多個定時信號的一個定時信號相關(guān)的定時輸入頻率要高的定時脈沖流頻率；被連接以接收所述第一多個數(shù)據(jù)信號和所述多個定時信號的一第一多個數(shù)據(jù)驅(qū)動器電路，所述第一多個數(shù)據(jù)驅(qū)動器電路實現(xiàn)作為第一高頻率數(shù)據(jù)流的連續(xù)輸出，第一數(shù)據(jù)脈沖響應(yīng)于所述多個定時信號的定時脈沖和所述第一多個數(shù)據(jù)信號的數(shù)據(jù)脈沖；所述第一高頻率數(shù)據(jù)流具有一比與所述第一多個數(shù)據(jù)信號的一個數(shù)據(jù)信號相關(guān)的數(shù)據(jù)輸入頻率要高的數(shù)據(jù)流頻率；和一被連接以接收所述第一高頻數(shù)據(jù)流和所述第一高頻率定時脈沖流并使用所述第一高頻率定時脈沖流來同步在所述第一高頻率數(shù)據(jù)流中的數(shù)據(jù)的捕捉以輸出所述被同步的數(shù)據(jù)捕捉信號的第一數(shù)據(jù)計時電路，其中所述被同步的數(shù)據(jù)捕捉信號具有一比所述定時輸入頻率和所述數(shù)據(jù)輸入頻率要高的數(shù)據(jù)輸出頻率。
2.如權(quán)利要求1的同步數(shù)據(jù)捕捉電路，其中所述第一高頻率數(shù)據(jù)流作為全擺幅數(shù)據(jù)信號而被傳送。
3.如權(quán)利要求1的同步數(shù)據(jù)捕捉電路，其中所述第一高頻率數(shù)據(jù)流作為-降低電壓數(shù)據(jù)信號而被傳送，所述降低電壓數(shù)據(jù)信號具有一低于與所述第一多個數(shù)據(jù)信號相關(guān)的電壓值的降低電壓電平。
4.如權(quán)利要求3的同步數(shù)據(jù)捕捉電路，其中所述第一高頻率定時脈沖流作為降低電壓定時信號而被傳送，所述降低電壓定時信號具有所述降低電壓電平。
5.如權(quán)利要求4的同步數(shù)據(jù)捕捉電路，其中所述定時發(fā)生器包括具有一第一“或非”輸出端和第一多個“或非”輸入端的第一“或非”門，所述多個第一“或非”門被連接以接收所述第一多個定時信號；具有一第一反相器輸入端和一第一反相器輸出端的第一反相器，所述第一反相器輸入端被連接到所述“或非”輸出端；具有第一nFET柵極、第一nFET漏極和第一nFET源極的第一nFET，所述第一nFET柵極連接到所述第一反相器輸出端，所述第一nFET漏極和第一nFET源極的第一極連接到一具有所述降低電壓電平的一降低電源；具有第二nFET柵極、第二nFET漏極和第二nFET源極的第二nFET，所述第二nFET柵極連接到所述第一“或非”門輸出，所述第二nFET漏極和第二nFET源極的第一極接地；和用來實現(xiàn)輸出所述第一高頻率定時脈沖流的一輸出節(jié)點(diǎn)，所述輸出節(jié)點(diǎn)連接到所述第二nFET漏極和所述第二nFET源極的另一極以及連接到所述第一nFET漏極和所述第一nFET源極的另一極。
6.如權(quán)利要求3的同步數(shù)據(jù)捕捉電路，其中所述第一多個數(shù)據(jù)驅(qū)動器電路的給定數(shù)據(jù)驅(qū)動器電路包括一具有鎖存級輸入端和鎖存級輸出端的鎖存級，所述鎖存級輸入端實現(xiàn)鎖存所述第一多個數(shù)據(jù)信號的給定數(shù)據(jù)信號并輸出在所述鎖存級輸出端的一被鎖存信號；一具有第一和第二控制級輸入端和控制級輸出端的控制級，所述第一控制級輸入端被連接以接收所述鎖存信號，所述第二控制級輸入端被連接以接收所述第一多個定時信號的給定定時信號，響應(yīng)于所述鎖存信號和所述給定定時信號所述控制級實現(xiàn)在所述控制級輸出端輸出控制級信號；一具有數(shù)據(jù)驅(qū)動器輸入端和數(shù)據(jù)驅(qū)動器輸出端的降低電壓數(shù)據(jù)驅(qū)動器級，所述數(shù)據(jù)驅(qū)動器輸出端被連接以接收所述控制級信號，響應(yīng)于所述控制級信號所述數(shù)據(jù)驅(qū)動器輸出端輸出所述第一高頻率數(shù)據(jù)流，其中所述控制級信號具有一高于所述降低電壓電平的電壓電平。
7.如權(quán)利要求6的同步數(shù)據(jù)捕捉電路，其中所述控制級包括具有第一反相器輸入端和第一反相器輸出端的第一反相器，所述第一反相器被連接以接收所述鎖存信號；具有第一反相三態(tài)緩沖器輸入端和第一反相三態(tài)緩沖器輸出端的第一反相三態(tài)緩沖器，所述第一反相三態(tài)緩沖器輸入端被連接到所述第一反相器輸出端，所述第一反相三態(tài)緩沖器由所述給定定時信號所控制；具有第二反相三態(tài)緩沖器輸入端和第二反相三態(tài)緩沖器輸出端的第二反相三態(tài)緩沖器，所述第二反相三態(tài)緩沖器輸入被連接以接收所述鎖存信號，所述第二反相三態(tài)緩沖器還由所述給定定時信號所控制；一具有第一nFET柵極、第一nFET漏極和第一nFET源極的第一nFET，所述第一nFET柵極被連接到所述給定定時信號的補(bǔ)碼信號，所述第一nFET漏極和所述第一nFET源極的第一極被接地；一具有第二nFET柵極、第二nFET漏極和第二nFET源極的第二nFET，所述第二nFET柵極被連接到所述給定定時信號的部碼信號，所述第二nFET漏極和所述第二nFET源極的第一極被接地；第一控制極輸出端連接到所述第一反相三態(tài)緩沖器輸出端和所述第一nFET漏極和第一nFET源極的第一極；和第二控制極輸出端連接到所述第二反相三態(tài)緩沖器輸出端和所述第二nFET漏極和第二nFET源極的另一極。
8.如權(quán)利要求6的同步數(shù)據(jù)捕捉電路，其中所述降低電壓數(shù)據(jù)驅(qū)動器級包括具有第一nFET柵極、第一nFET漏極和第一nFET源極的第一nFET，所述第一nFET柵極連接到所述數(shù)據(jù)驅(qū)動器輸入端的第一輸入端，所述第一nFET漏極和所述第一nFET源極的第一極與具有所述降低電壓電平的降低電壓電源相連；具有第二nFET柵極、第二nFET漏極和第二nFET源極的第二nFET，所述第二nFET柵極被連到所述數(shù)據(jù)驅(qū)動器輸入端的第二輸入端，所述第二nFET漏極和所述第二nFET源極的第一極接地，其中所述數(shù)據(jù)驅(qū)動器輸出被接到所述第二nFET漏極和所述第二nFET源極的另一極以及所述第一nFET漏極和所述第一nFET源極的另一極。
9.如權(quán)利要求3的同步數(shù)據(jù)捕捉電路，其中所述同步數(shù)據(jù)捕捉信號表示一全擺幅數(shù)據(jù)信號，所述全擺幅數(shù)據(jù)信號具有一高于所述降低電壓電平的全擺幅電壓電平。
10.如權(quán)利要求9的同步數(shù)據(jù)捕捉電路，其中與所述第一多個數(shù)據(jù)信號相關(guān)的電壓電平比所述降低電壓電平要高。
11.如權(quán)利要求3的同步數(shù)據(jù)捕捉電路，其中與所述第一多個數(shù)據(jù)信號相關(guān)的電壓電平比所述降低電壓電平要高。
12.如權(quán)利要求3的同步數(shù)據(jù)捕捉電路，其中與所述第一高頻率定時脈沖流相關(guān)的定時脈沖流頻率近以等于與所述第一高頻率數(shù)據(jù)流相關(guān)的所述數(shù)據(jù)流頻率。
13.如權(quán)利要求12的同步數(shù)據(jù)捕捉電路，其中所述數(shù)據(jù)輸出頻率近以等于與所述第一高頻率數(shù)據(jù)流相關(guān)的數(shù)據(jù)流頻率。
14.如權(quán)利要求1的同步數(shù)據(jù)捕捉電路，其中所述第一高頻率定時脈沖流作為一降低電壓定時信號而被傳送，所述降低電壓定時信號具有的降低電壓電平低于與所述第一多個定時信號相關(guān)的電壓電平。
15.如權(quán)利要求1的同步數(shù)據(jù)捕捉電路，其中所述集成電路表示一集成存貯電路。
16.在一集成電路中，一種用于與第一多個定時信號同步捕捉第一多個數(shù)據(jù)信號中數(shù)據(jù)，以輸出同步數(shù)據(jù)捕捉信號的同步數(shù)據(jù)捕捉電路，包括一具有第一定時發(fā)生器輸出端的定時發(fā)生器，所述定時發(fā)生器被連接以接收所述第一多個定時信號并作為第一高頻定時脈沖流在所述第一定時發(fā)生器輸出端上連續(xù)地輸出，第一定時脈沖響應(yīng)于所述多個定時信號的定時脈沖，所述第一高頻率定時脈沖流具有一比與所述第一多個定時信號的一個定時信號相關(guān)的定時輸入頻率要高的定時脈沖流頻率；一被連接以接收第一數(shù)據(jù)信號子集和所述多個定時信號的第一多個數(shù)據(jù)驅(qū)動器電路，所述第一數(shù)據(jù)信號子集表示所述第一多個數(shù)據(jù)信號的第一子集，所述第一多個數(shù)據(jù)驅(qū)動電路實現(xiàn)作為第一高頻率數(shù)據(jù)流的連續(xù)輸出，第一數(shù)據(jù)脈沖響應(yīng)于所述多個定時信號的定時脈沖和所述第一數(shù)據(jù)信號子集的數(shù)據(jù)脈沖；所述第一高頻數(shù)據(jù)流具有比與所述第一多個數(shù)據(jù)信號的一個數(shù)據(jù)信號相關(guān)的數(shù)據(jù)輸入頻率要高的一第一數(shù)據(jù)流頻率；一被連接以接收第二數(shù)據(jù)信號子集和所述多個定時信號的第二多個數(shù)據(jù)驅(qū)動器電路，所述第二數(shù)據(jù)信號子集表示所述第一多個數(shù)據(jù)信號的第二子集，所述第二多個數(shù)據(jù)驅(qū)動電路實現(xiàn)作為第二高頻率數(shù)據(jù)流的連續(xù)輸出，第二數(shù)據(jù)脈沖響應(yīng)于所述多個定時信號的定時脈沖和所述第二數(shù)據(jù)信號子集的數(shù)據(jù)脈沖；所述第二高頻率數(shù)據(jù)流具有一比所述數(shù)據(jù)輸入頻率要高的第二數(shù)據(jù)流頻率；一被連接以接收所述第一高頻率數(shù)據(jù)流和所述第一高頻率定時脈沖流而利用所述第一高頻定時脈沖流同步在所述第一高頻率數(shù)據(jù)流中的數(shù)據(jù)的捕捉而輸出第一數(shù)據(jù)捕捉信號的第一數(shù)據(jù)計時電路；一被連接以接收所述第二高頻率數(shù)據(jù)流和所述第一高頻率定時脈沖流而利用所述第一高頻率定時脈沖流同步在所述第二高頻率數(shù)據(jù)流中的數(shù)據(jù)的捕捉，以與所述第一數(shù)據(jù)捕捉信號相交織的方式輸出第二數(shù)據(jù)捕捉信號的第二數(shù)據(jù)計時電路，其中所述同步數(shù)據(jù)捕捉信號由隨著來自所述第二數(shù)據(jù)信號的脈沖與來自所述第一數(shù)據(jù)捕捉信號的脈沖在時間上相交織的所述第一數(shù)據(jù)捕捉信號和所述第二數(shù)據(jù)捕捉信號所構(gòu)成。
17.如權(quán)利要求16的同步數(shù)據(jù)捕捉電路，其中所述集成電路表示一集成存貯電路。
18.如權(quán)利要求16的同步數(shù)據(jù)捕捉電路，其中所述第一高頻率數(shù)據(jù)流被作為全擺幅數(shù)據(jù)信號而被傳送。
19.如權(quán)利要求16的同步數(shù)據(jù)捕捉電路，其中所述高頻率數(shù)據(jù)流是作為一降低電壓數(shù)據(jù)信號而被傳送，所述降低電壓數(shù)據(jù)信號具有一比與所述第一多個數(shù)據(jù)信號相關(guān)的電壓電平低的降低電壓電平。
20.如權(quán)利要求19的同步數(shù)據(jù)捕捉電路，其中所述第一高頻率定時脈沖流作為一降低電壓定時信號被傳送，所述降低電壓定時信號具有所述降低電壓電平。
21.如權(quán)利要求20的同步數(shù)據(jù)捕捉電路，其中所述定時發(fā)生器包括具有第一“與非”輸出端和第一多個“與非”輸入端的一第一“與非”門，所述第一多個“與非”輸入端被連接以接收所述第一多個定時信號；一具有第一反相器輸入端和第一反相器輸出端的第一反相器，所述第一反相器輸入端與所述“或非”輸出端相連；一具有第一nFET柵極、第一nFE漏極和第一nFET源極的第一nFET，所述第一nFE柵極與所述第一反相器輸出端相連，所述第一nFE漏極和第一nFE源極的第一極連接到具有所述降低電壓電平的一降低電壓源；一具有第二nFET柵極、第二nFET漏極和第二nFET源極的第二nFET，所述第二nFET柵極與第一“或非”輸出端相連，所述第二nFET漏極和第二nFET源極的第一極與地相連；和一實現(xiàn)第一高頻率定時脈沖流的輸出的輸出節(jié)點(diǎn)，所述輸出節(jié)點(diǎn)被連接到所述第二nFET漏極和所述第二nFET源極的另一極，以及連接到所述第一nFET漏極和所述第一nFET源極的另一極。
22.如權(quán)利要求19的同步數(shù)據(jù)捕捉電路，其中所述第一多個數(shù)據(jù)驅(qū)動器電路的給定數(shù)據(jù)驅(qū)動器電路包括一具有鎖存級輸入端和鎖存級輸出端的鎖存級，所述鎖存級輸入以實現(xiàn)鎖存所述第一多個數(shù)據(jù)信號的給定數(shù)據(jù)信號并在所述鎖存級輸出端輸出一被鎖存信號；一具有第一和第二控制級輸入端以及控制級輸出端的控制級，所述第一控制級輸入端被連接以接收所述被鎖存信號，所述第二控制級輸入端被連接以接收所述第一多個定時信號的給定定時信號，響應(yīng)于所述鎖存信號和所述給定定時信號所述控制級實現(xiàn)在所述控制級輸出端輸出控制級信號；一具有數(shù)據(jù)驅(qū)動器輸入端和數(shù)據(jù)驅(qū)動器輸出端的降低電壓數(shù)據(jù)驅(qū)動級，所述數(shù)據(jù)驅(qū)動器輸入端被連接以接收所述控制級信號，響應(yīng)于所述控制級信號所述數(shù)據(jù)驅(qū)動器輸出端輸出所述第一高頻率數(shù)據(jù)流，其中所述控制級信號具有一高于所述降低電壓電平的電壓電平。
23.如權(quán)利要求22的同步數(shù)據(jù)捕捉電路，其中所述控制級包括一具有第一反相器輸入端和第一反相器輸出端的第一反相器，所述第一反相器輸入端被連接以接收所述鎖存信號，一具有第一反相三態(tài)緩沖器輸入端和第一反相三態(tài)緩沖器輸出端的第一反相三態(tài)緩沖器，所述第一反相三態(tài)緩沖器輸入端連接到第一反相器輸出端，所述第一反相三態(tài)緩沖器由所述給定定時信號所控制；一具有第二反相三態(tài)緩沖器輸入端和第二反相三態(tài)緩沖器輸出端的第二反相三態(tài)緩沖器，所述第二反相三態(tài)緩沖器輸入端被連接以接收所述鎖存信號，所述第二反相三態(tài)緩沖器還由所述給定定時信號所控制；一具有第一nFET柵極、第一nFET漏極和第一nFET源極的第一nFET，所述第一nFET柵極連接到所述給定定時信號的一補(bǔ)碼信號，所述第一nFET漏極和第一nFET源極的第一極接地；一具有第二nFET柵極、第二nFET漏極和第二nFET源極的第二nFET，所述第二nFET柵極連接到所述給定定時信號的一補(bǔ)碼信號，所述第二nFET漏極和第二nFET源極的第一極接地；一連接到所述第一反相三態(tài)緩沖器輸出端和所述第一nFET漏極和第一nFET源極的一極的第一控制級輸出端；和連接到所述第二反相三態(tài)緩沖器輸出端和所述第二nFET漏極和第二nFET源極的一極的第二控制級輸出端。
24.如權(quán)利要求22的同步數(shù)據(jù)捕捉電路，其中所述降低電壓驅(qū)動器級包括一具有第一nFET柵極、第一nFET漏極和第一nFET源極的第一nFET，所述第一nFET柵極與所述數(shù)據(jù)驅(qū)動器輸入端的一端相連，所述第一nFET漏極和第一nFET源極的第一極與具有降低電壓電平的降低電壓源相連；一具有第二nFET柵極、第二nFET漏極和第二nFET源極的第二nFET，所述第二nFET柵極與所述數(shù)據(jù)驅(qū)動器輸入端的一端相連，所述第二nFET漏極和第二nFET源極的第一極接地，其中所述數(shù)據(jù)驅(qū)動器輸出端與所述第二nFET漏極和第二nFET源極的另一極相連并且與所述第一nFET漏極和第一nFET源極的另一極相連。
25.如權(quán)利要求19的同步數(shù)據(jù)捕捉電路，其中所述同步數(shù)據(jù)捕捉信號表示一全擺幅數(shù)據(jù)信號，所述全擺幅數(shù)據(jù)信號具有比所述降低電壓電平要高的一全擺幅電壓電平。
26.如權(quán)利要求25的同步數(shù)據(jù)捕捉電路，其中與所述第一多個數(shù)據(jù)信號相的電壓電平高于所述降低電壓電平。
27.如權(quán)利要求19的同步數(shù)據(jù)捕捉電路，其中所述集成電路表示一集成存貯電路。
28.如權(quán)利要求19的同步數(shù)據(jù)捕捉電路，其中與所述第一多個數(shù)據(jù)信號相關(guān)的電壓電平高于所述降低電壓電平。
29.如權(quán)利要求19的同步數(shù)據(jù)捕捉電路，其中與所述第一高頻率定時脈沖流相關(guān)的所述定時脈沖流頻率近似等于與所述第一高頻率數(shù)據(jù)流相關(guān)的所述數(shù)據(jù)流頻率。
30.如權(quán)利要求29的同步數(shù)據(jù)捕捉電路，其中所述數(shù)據(jù)輸出頻率近似等于與所述第一高頻率數(shù)據(jù)流相關(guān)的所述數(shù)據(jù)流頻率。
31.如權(quán)利要求16的同步數(shù)據(jù)捕捉電路，其中所述第一高頻率定時脈沖流作為降低電壓定時信號而被傳送，所述降低電壓定時信號具有一比與所述第一多個定時信號相關(guān)的電壓電平要低的降低電壓電平。
32.在一集成電路中，用于與第一多個定時信號同步捕捉第一多個數(shù)據(jù)信號中的數(shù)據(jù)以便輸出同步數(shù)據(jù)捕捉信號的同步數(shù)據(jù)捕捉電路，包括一具有第一定時發(fā)生器輸出端的第一定時發(fā)生器，所述第一定時發(fā)生器被連接以接收第一定時信號子集，所述第一定時信號子集表示所述第一多個定時信號的第一子集，并且在所述第一定時發(fā)生器輸出端上作為第一高頻率定時脈沖流連續(xù)輸出，第一定時脈沖響應(yīng)于所述第一定時信號子集的定時脈沖，所述第一高頻率定時脈沖流具有比與所述第一多個定時信號的一個信號相關(guān)的定時輸入頻率要高的第一定時脈沖流頻率；一具有第二定時發(fā)生器輸出端的第二定時發(fā)生器，所述第二定時發(fā)生器被連接以接收第二定時信號子集，所述第二定時信號子集表示所述第一多個定時信號的第二子集，并且在所述第二定時發(fā)生器輸出端上作為第二高頻率定時脈沖流連續(xù)輸出，第二定時脈沖響應(yīng)于所述第二定時信號子集的定時脈沖，所述第二高頻率定時脈沖流具有比定時輸入頻率要高的第二定時脈沖流頻率，其中所述第一高頻率定時脈沖流的脈沖與所述第二高頻率定時脈沖流的脈沖在時間上交織；一被連接以接收第一數(shù)據(jù)信號子集和所述多個定時信號的第一多個數(shù)據(jù)驅(qū)動器電路，所述第一數(shù)據(jù)信號子集表示所述第一多個數(shù)據(jù)信號的第一子集，所述第一多個數(shù)據(jù)驅(qū)動器電路實現(xiàn)作為第一高頻率數(shù)據(jù)流的連續(xù)輸出，第一數(shù)據(jù)脈沖響應(yīng)于所述多個定時信號的定時脈沖和所述第一數(shù)據(jù)信號子集的數(shù)據(jù)脈沖；所述第一高頻率數(shù)據(jù)流具有比與所述第一多個數(shù)據(jù)信號的一個信號相關(guān)的數(shù)據(jù)輸入頻率要高的第一數(shù)據(jù)流頻率；一被連接以接收第二數(shù)據(jù)信號子集和所述多個定時信號的第二多個數(shù)據(jù)驅(qū)動器電路，所述第二數(shù)據(jù)信號子集表示所述第一多個數(shù)據(jù)信號的第二子集，所述第二多個數(shù)據(jù)驅(qū)動器電路實現(xiàn)作為第二高頻率數(shù)據(jù)流的連續(xù)輸出，第二數(shù)據(jù)脈沖響應(yīng)于所述多個定時信號的定時脈沖和所述第二數(shù)據(jù)信號子集的數(shù)據(jù)脈沖；所述第二高頻率數(shù)據(jù)流具有高于所述數(shù)據(jù)輸入頻率的第二數(shù)據(jù)流頻率；一被連接以接收所述第一高頻率數(shù)據(jù)流、第一高頻率定時脈沖流和第二高頻率定時脈沖流以使用所述第一高頻率定時脈沖流和第二高頻率定時脈沖流來同頻在所述第一高頻率數(shù)據(jù)流中的數(shù)據(jù)的捕捉從而輸出第一數(shù)據(jù)捕捉信號的第一數(shù)據(jù)計時電路；一被連接以接收所述第二高頻率數(shù)據(jù)流、第一高頻率定時脈沖流和第二高頻率定時脈沖流以使用所述第一高頻率定時脈沖流和第二高頻率定時脈沖流以一與所述第一數(shù)據(jù)捕捉信號相交織的方式輸出第二數(shù)據(jù)捕捉信號的第二數(shù)據(jù)計時電路，其中所述同步數(shù)據(jù)捕捉信號隨著來自第一數(shù)據(jù)捕捉信號的脈沖與來自第二數(shù)據(jù)捕捉信號的脈沖相交織的所述第一數(shù)據(jù)捕捉信號和所述第二數(shù)據(jù)捕捉信號所構(gòu)成。
33.如權(quán)利要求32的同步數(shù)據(jù)捕捉電路，其中所述集成電路表示一集成存貯電路。
34.如權(quán)利要求32的同步數(shù)據(jù)捕捉電路，其中所述第一高頻率數(shù)據(jù)流作為全擺幅數(shù)據(jù)流而傳送。
35.如權(quán)利要求32的同步數(shù)據(jù)捕捉電路，其中所述第一高頻率數(shù)據(jù)流作為一降低電壓數(shù)據(jù)信號而傳送，所述降低電壓數(shù)據(jù)信號具有一低于與所述第一多個數(shù)據(jù)信號相關(guān)的電壓電平的降低電壓電平。
36.如權(quán)利要求35的同步數(shù)據(jù)捕捉電路，其中所述第一高頻率定時脈沖流被作為降低電壓定時信號傳送，所述降低電壓定時信號具有所述降低電壓電平。
37.如權(quán)利要求36的同步數(shù)據(jù)捕捉電路，其中所述第一定時發(fā)生器包括一具有第一“或非”輸出端和第一多個“或非”輸入端的第一“或非”門，所述第一多個“或非”輸入端被連接以接收所述第一多個定時信號；一具有第一反相器輸入端和第一反相器輸出端的第一反相器，所述第一反相器輸入端與所述“或非”輸出端相連；一具有第一nFET柵極、第一nFET漏極和第一nFET源極的第一nFET，所述第一nFET柵極與所述第一反相器輸出端相連，所述第一nFET漏極和第一nFET源極的一極被連接到具有所述降低電壓電平的降低電壓電源；一具有第二nFET柵極、第二nFET漏極和第二nFET源極的第二nFET，所述第二nFET柵極與所述第一“或非”輸出端相連，所述第二nFET漏極和第二nFET源極的第一極與地相連；和一實現(xiàn)輸出所述第一高頻率定時脈沖流的輸出節(jié)點(diǎn)，所述輸出節(jié)點(diǎn)連接到所述第二nFET漏極和第二nFET源極的另一極以及所述第一nFET漏極和第一nFET源極的另一極。
38.如權(quán)利要求35的同步數(shù)據(jù)捕捉電路，其中所述第一多個數(shù)據(jù)驅(qū)動器電路的給定數(shù)據(jù)驅(qū)動器電路包括一具有鎖存級輸入端和鎖存級輸出端的鎖存級，所述鎖存級輸入完成鎖存一所述第一多個數(shù)據(jù)信號的給定數(shù)據(jù)信號并且在所述鎖存級輸出端輸出一鎖存信號；一具有第一和第二控制級輸入端以及控制級輸出端的控制級，所述第一控制級輸入端被連接以接收所述鎖存信號，所述第二控制級輸入端被連接以接收所述第一多個定時信號的一給定定時信號，所述控制級響應(yīng)于所述鎖存信號和給定定時信號在所述控制級輸出端輸出控制級信號；一具有數(shù)據(jù)驅(qū)動器輸入端和數(shù)據(jù)驅(qū)動器輸出端的降低電壓數(shù)據(jù)驅(qū)動器級，所述數(shù)據(jù)驅(qū)動器輸入端被連接以接收所述控制級信號，所述數(shù)據(jù)驅(qū)動器輸出端響應(yīng)于所述控制級信號輸出所述第一高頻率數(shù)據(jù)流，其中所述控制級信號具有一高于所述降低電壓電平的電壓電平。
39.如權(quán)利要求38的同步數(shù)據(jù)捕捉電路，其中所述控制級包括一具有第一反相輸入端和第一反相器輸出端的第一反相器，所述第一反相器輸入端被連接以接收所述鎖存信號；一具有第一反相三態(tài)緩沖器輸入端和第一反相三態(tài)緩沖器輸出端的第一反相三態(tài)緩沖器，所述第一反相三態(tài)緩沖器輸入端連接到所述第一反相器輸出端，所述第一反相三態(tài)緩沖器由所述給定定時信號所控制；一具有第二反相三態(tài)緩沖器輸入端和第二反相三態(tài)緩沖器輸出端的第二反相三態(tài)緩沖器，所述第二反相三態(tài)緩沖器輸入端被連接以接收所述鎖存信號，所述第二反相三態(tài)緩沖器還由所述定時信號所控制；一具有第一nFET柵極、第一nFET漏極和第一nFET源極的第一nFET，所述第一nFET連接到所述給定定時信號的一補(bǔ)碼信號，所述第一nFET漏極和第一nFET源極的第一極接地；一具有第二nFET柵極、第二nFET漏極和第二nFET源極的第二nFET，所述第二nFET柵極連接到所述給定定時信號的一補(bǔ)碼信號，所述第二nFET漏極和第二nFET源極的第一極接地；連接到所述第一反相三態(tài)緩沖器輸出端和所述第一nFET漏極和第一nFET源極的另一極的第一控制級輸出端；和連接到所述第二反相三態(tài)緩沖器輸出端和所述第二nFET漏極和第二nFET源極的另一極的第二控制級輸出端。
40.如權(quán)利要求38的同步數(shù)據(jù)捕捉電路，其中所述降低電壓數(shù)據(jù)驅(qū)動器級包括一具有第一nFET柵極、第一nFET漏極和第一nFET源極的第一nFET，所述第一nFET柵極連接到所述數(shù)據(jù)驅(qū)動器輸入端中的第一輸入端，所述第一nFET漏極和第一nFET源極的第一極被連接到具有所述降低電壓電平的降低電壓電源；一具有第二nFET柵極、第二nFET漏極和第二nFET源極的第二nFET，所述第二nFET柵極連接到所述數(shù)據(jù)驅(qū)動器輸入端中的第二輸入端，所述第二nFET漏極和第二nFET源極的一極接地，其中所述數(shù)據(jù)驅(qū)動器輸出端接到所述第二nFET漏極和第二nFET源極的另一極以及所述第一nFET漏極和第一nFET源極的另一極。
41.如權(quán)利要求35的同步數(shù)據(jù)捕捉電路，其中所述同步數(shù)據(jù)捕捉信號表示一全擺幅數(shù)據(jù)信號，所述全擺幅數(shù)據(jù)信號具有一高于所述降低電壓電平的全擺幅電壓電平。
42.如權(quán)利要求41的同步數(shù)據(jù)捕捉電路，其中與所述第一多個數(shù)據(jù)信號相關(guān)的電壓電平是高于所述降低電壓電平。
43.如權(quán)利要求35的同步數(shù)據(jù)捕捉電路，其中所述集成電路表示一集成存貯電路。
44.如權(quán)利要求35的同步數(shù)據(jù)捕捉電路，其中與所述第一多個數(shù)據(jù)信號相關(guān)的電壓電平高于所述降低電壓電平。
45.如權(quán)利要求35的同步數(shù)據(jù)捕捉電路，其中與所述第一高頻率定時脈沖流相關(guān)的所述定時脈沖流頻率近似等于與所述第一高頻率數(shù)據(jù)流相關(guān)的所述數(shù)據(jù)流頻率。
46.如權(quán)利要求45的同步數(shù)據(jù)捕捉電路，其中所述數(shù)據(jù)輸出頻率近似等于與所述第一高頻率數(shù)據(jù)流相關(guān)的所述數(shù)據(jù)流頻率。
47.如權(quán)利要求32的同步數(shù)據(jù)捕捉電路，其中所述第一高頻率定時脈沖流作為降低電壓定時信號被傳送，所述降低電壓定時信號具有的降低電壓電平低于與所述第一多個定時信號相關(guān)的電壓電平。
全文摘要
同步數(shù)據(jù)捕捉電路包括定時發(fā)生器,被連接以接收第一多個定時信號并且在該第一定時發(fā)生器輸出端上作為第一高頻率定時脈沖流連續(xù)輸出,具有一比與第一多個定時信號之一相關(guān)的定時輸入頻率高的定時脈沖流頻率。還包括接收第一多個數(shù)據(jù)信號和多個定時信號的第一多個數(shù)據(jù)驅(qū)動器電路。同步數(shù)據(jù)捕捉電路進(jìn)一步包括有一第一數(shù)據(jù)計時電路,接收第一高頻率數(shù)據(jù)流和第一高頻率定時脈沖流,以其同步數(shù)據(jù)捕捉并輸出,其中該同步數(shù)據(jù)捕捉信號具有一高于定時輸入頻率和數(shù)據(jù)輸入頻率的一數(shù)據(jù)輸出頻率。
文檔編號H04L7/02GK1278659SQ0010651
公開日2001年1月3日 申請日期2000年2月12日 優(yōu)先權(quán)日1999年2月12日
發(fā)明者D·R·漢森, G·米勒 申請人:因芬尼昂技術(shù)北美公司, 國際商業(yè)機(jī)器公司