電壓緩沖放大器的制造方法
【專利摘要】本發(fā)明公開了一種電壓緩沖放大器，包括：主體放大電路和自適應(yīng)電路；主體放大電路的工作電流大小由第一電流沉決定；自適應(yīng)電路為第一電流沉提供鏡像電流并根據(jù)主體放大電路的工作狀態(tài)自動調(diào)節(jié)第一電流沉的電流大??；當正反相輸入端的電壓相等時，自適應(yīng)電路使第一電流沉的電流為第一值；當正反相輸入端的電壓不相等時，自適應(yīng)電路使第一電流沉的電流為第二值；第一值小于第二值，通過較小的第一值來降低電壓緩沖放大器的功耗；通過較大的第二值來提高所述電壓緩沖放大器的輸出端充放電速率從而提高擺率。本發(fā)明能提高電壓緩沖放大器的擺率、提高電壓緩沖放大器的建立速度、減少電壓緩沖放大器的穩(wěn)定時間，同時還能降低功耗。
【專利說明】
電壓緩沖放大器
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及一種半導(dǎo)體集成電路，特別是涉及一種電壓緩沖放大器。
【背景技術(shù)】
[0002]電壓緩沖器(voltagebuffer)通常用來提供電路操作所需的電壓，以增強其驅(qū)動能力，亦同時避免負載影響到電壓緩沖器的輸出電壓。
[0003]電壓緩沖器在逐次逼近模數(shù)轉(zhuǎn)換器中可以提供采樣階段所需的共模電壓，在轉(zhuǎn)換階段不需要此共模電壓，為了節(jié)省功耗可以在轉(zhuǎn)換階段將電壓緩沖器關(guān)閉。
[0004]由于電壓緩沖器建立和穩(wěn)定需要一定的時間，這會限制模數(shù)轉(zhuǎn)換器的速度。另外為使緩沖器在驅(qū)動其他模塊時，能夠快速建立并且穩(wěn)定下來，緩沖器必須要足夠大的擺率和帶寬，這就迫使緩沖器需要有很大的靜態(tài)電流，這導(dǎo)致電壓緩沖器電路占據(jù)了整個模數(shù)轉(zhuǎn)換器很大的功耗。因此一個快速響應(yīng)并且穩(wěn)定的低功耗電壓緩沖器對整個模數(shù)轉(zhuǎn)換器的設(shè)計有著重要意義。

【發(fā)明內(nèi)容】

[0005]本發(fā)明所要解決的技術(shù)問題是提供一種電壓緩沖放大器，能提高電壓緩沖放大器的擺率、提高電壓緩沖放大器的建立速度、減少電壓緩沖放大器的穩(wěn)定時間，同時還能降低功耗。
[0006]為解決上述技術(shù)問題，本發(fā)明提供的電壓緩沖放大器包括:主體放大電路和自適應(yīng)電路。
[0007]所述主體放大電路的工作電流大小由第一電流沉決定。
[0008]所述自適應(yīng)電路為所述第一電流沉提供鏡像電流并根據(jù)所述主體放大電路的工作狀態(tài)自動調(diào)節(jié)所述第一電流沉的電流大小。
[0009]當所述主體放大電路的正相輸入端和反相輸入端的電壓相等時，所述自適應(yīng)電路使所述第一電流沉的電流為第一值。
[0010]當所述主體放大電路的正相輸入端和反相輸入端的電壓不相等時，所述自適應(yīng)電路使所述第一電流沉的電流為第二值。
[0011]所述第一值小于所述第二值，通過較小的第一值來降低所述電壓緩沖放大器的功耗;通過較大的所述第二值來提高所述電壓緩沖放大器的輸出端充放電速率從而提高擺率。
[0012]進一步的改進是，所述自適應(yīng)電路包括第一差分放大電路和第二差分放大電路。
[0013]所述第一差分放大電路的正相輸入端、所述第二差分放大電路的正相輸入端和所述主體放大電路的正相輸入端相連，所述第一差分放大電路的反相輸入端、所述第二差分放大電路的反相輸入端和所述主體放大電路的反相輸入端相連。
[0014]所述第一差分放大電路的第一差分反相路徑和所述第二差分放大電路的第二差分正相路徑的底端都連接到第二電流沉。
[0015]所述第一差分放大電路的第一差分正相路徑和所述第二差分放大電路的第二差分反相路徑的底端都連接到第三電流沉。
[0016]所述第二差分正相路徑和所述第二差分反相路徑的頂端都連接同一個第一有源負載電路。
[0017]所述第一有源負載電路的電流通過第一鏡像電路鏡像到所述第一電流沉。
[0018]所述第二電流沉和所述第三電流沉互為鏡像且電流大小都為第三值。
[0019]當所述主體放大電路的正相輸入端和反相輸入端的電壓相等時，所述第一差分反相路徑的電流為所述第二差分正相路徑的電流的N倍，所述第一差分正相路徑的電流為所述第二差分反相路徑的電流的N倍，N大于I，所述第一有源負載電路的電流大小為所述第三值乘以2/(Ν+1)，所述第一有源負載電路為所述第一電流沉鏡像出大小為第一值的電流。
[0020]當所述主體放大電路的正相輸入端和反相輸入端的電壓不相等時，所述第一差分正相路徑和所述第一差分反相路徑中有一個電流趨近0、另一個電流趨近所述第三值，所述第二差分正相路徑和所述第二差分反相路徑中有一個電流趨近0、另一個電流趨近所述第三值，所述第一有源負載電路的電流大小趨近所述第三值，所述第一有源負載電路為所述第一電流沉鏡像出大小為第二值的電流。
[0021]進一步的改進是，所述第一差分反相路徑由第一匪OS管組成，所述第一差分正相路徑由第二 NMOS管組成，所述第二差分反相路徑由第三匪OS管組成，所述第二差分正相路徑由第四NMOS管組成;所述第一匪OS管和所述第二匪OS管的尺寸相等，所述第三匪OS管和所述第四NMOS管的尺寸相等，所述第一 NMOS管的溝道的寬長比是所述第三NMOS管的溝道的寬長比的N倍。
[0022]所述第一匪OS管的柵極為所述第一差分放大電路的反相輸入端，所述第二匪OS管的柵極為所述第一差分放大電路的正相輸入端，所述第三匪OS管的柵極為所述第二差分放大電路的反相輸入端，所述第四NMOS管的柵極為所述第二差分放大電路的正相輸入端。
[0023]進一步的改進是，所述第二電流沉由第五匪OS管組成，所述第三電流沉由第六NMOS管組成。
[0024]所述第五NMOS管的源極和所述第六NMOS管的源極都接地。
[0025]所述第五NMOS管的漏極連接所述第一NMOS管的源極和所述第四NMOS管的源極。
[0026]所述第六NMOS管的漏極連接所述第二NMOS管的源極和所述第三NMOS管的源極。
[0027]所述第五匪OS管的柵極和所述第六NMOS管的柵極都連接到第二鏡像電路，所述第二電流沉和所述第三電流沉都通過所述第二鏡像電路鏡像得到。
[0028]進一步的改進是，所述第二鏡像電路包括第七匪OS管，所述第七匪OS管的柵極和源極連接所述第五NMOS管的柵極和所述第六NMOS管的柵極，所述第七NMOS管的源極接地，第一電流源連接到所述第七NMOS管的源極并為所述第二鏡像電路提供電流。
[0029]進一步的改進是，所述第一電流源通過第八NMOS管連接到所述第七NMOS管的源極，第九NMOS管的漏極連接所述第七NMOS管的柵極、所述第九NMOS管的源極接地;所述第八WOS管的柵極連接第一控制信號，所述第九匪OS管的柵極連接第二控制信號，所述第一控制信號為高電平以及所述第二控制信號為低電平時所述電壓緩沖放大器工作，所述第一控制信號為低電平以及所述第二控制信號為高電平時所述電壓緩沖放大器停止工作。
[0030]進一步的改進是，所述第一有源負載電路由第十PMOS管組成，所述第十PMOS管的源極連接電源電壓，所述第十PMOS管的柵極和漏極都連接所述第三NMOS管的漏極。
[0031]進一步的改進是，所述第一鏡像電路由第^^一PMOS管和第十二匪OS管組成，所述第一電流沉由第十三NMOS管組成。
[0032]所述第十一PMOS管的柵極連接所述第十PMOS管的柵極，所述第十一 PMOS管的源極連接電源電壓，所述第十一 PMOS管的漏極連接所述第十二 NMOS管的漏極和柵極以及所述第十三NMOS管的柵極，所述第十二 NMOS管的源極和所述第十三NMOS管的源極都接地。
[0033]進一步的改進是，第十四PMOS管的源極連接電源電壓、漏極連接所述第十PMOS管的柵極，所述第十四PMOS管的柵極連接第一控制信號。
[0034]第十五NMOS管的漏極連接所述第十三NMOS管的柵極，所述第十五NMOS管的源極接地，所述第十五NMOS管的柵極連接第二控制信號。
[0035]所述第一控制信號為高電平以及所述第二控制信號為低電平時所述電壓緩沖放大器工作，所述第一控制信號為低電平以及所述第二控制信號為高電平時所述電壓緩沖放大器停止工作。
[0036]進一步的改進是，第一電阻連接在所述第一NMOS管的漏極和電源電壓之間作為所述第一 NMOS管的負載，第二電阻連接在所述第二匪OS管的漏極和電源電壓之間作為所述第二NMOS管的負載。
[0037]進一步的改進是，所述主體放大電路包括由第十六匪OS管和第十七匪OS管，所述第十六NMOS管的源極和所述第十七NMOS管的源極都連接所述第一電流沉。
[0038]所述第十六NMOS管的漏極通過第二有源負載電路連接到電源電壓;所述第十七NMOS管的漏極通過第三有源負載電路連接到電源電壓。
[0039]所述第十六NMOS管的柵極為正相輸入端，所述第十七匪OS管的柵極為反相輸入端;所述第十七NMOS管的漏極作為電壓緩沖放大器的輸出端。
[0040]進一步的改進是，所述第二有源負載電路由第十八PMOS管組成，所述第三有源負載電路由第十九PMOS管組成。
[0041]所述第十八PMOS管的源極和所述第十九PMOS管的源極都連接電源電壓。
[0042]所述第十八PMOS管的柵極和漏極連接所述第十九PMOS管的柵極以及所述第十六NMOS管的漏極。
[0043 ]所述第十九PMOS管的漏極連接所述第十七NMOS管的漏極。
[0044]進一步的改進是，第二十PMOS管的源極連接電源電壓、漏極連接所述第十八PMOS管的柵極，所述第二十PMOS管的柵極連接第一控制信號。
[0045]本發(fā)明電壓緩沖放大器通過設(shè)置自適應(yīng)電路，能夠自動根據(jù)電路的工作情況自適應(yīng)的控制主體放大電路的第一電流沉的大小并從而控制主體放大電路的工作電流大小，電壓緩沖放大器在穩(wěn)定之前主體放大電路的正反相輸入端的電壓會不等，自適應(yīng)電路能夠為第一電流沉鏡像較大的電流，從而能提高電壓緩沖放大器的擺率、提高電壓緩沖放大器的建立速度、減少電壓緩沖放大器的穩(wěn)定時間。在電壓緩沖放大器穩(wěn)定之后，自適應(yīng)電路能夠為第一電流沉鏡像較低的電流，從而能降低電路功耗;所以本發(fā)明消除了現(xiàn)有技術(shù)中提高電路建立速度需要較大電流而降低電路功耗需要較小電流之間的矛盾，從而能同時實現(xiàn)提高建立速度以及降低功耗。
【附圖說明】
[0046]下面結(jié)合附圖和【具體實施方式】對本發(fā)明作進一步詳細的說明:
[0047]圖1是本發(fā)明第一實施例的電路圖；
[0048]圖2是圖1所示電路的第一建立過程的電流示意圖；
[0049]圖3是圖1所示電路的第二建立過程的電流示意圖；
[0050]圖4是本發(fā)明第二實施例的電路圖；
[0051]圖5是本發(fā)明第二實施例的應(yīng)用圖。
【具體實施方式】
[0052]如圖1所示，是本發(fā)明第一實施例的電路圖，本發(fā)明第一實施例電壓緩沖放大器101包括:主體放大電路102和自適應(yīng)電路103。
[0053 ]所述主體放大電路102的工作電流大小由第一電流沉決定。
[0054]所述自適應(yīng)電路103為所述第一電流沉提供鏡像電流并根據(jù)所述主體放大電路102的工作狀態(tài)自動調(diào)節(jié)所述第一電流沉的電流大小。
[0055]當所述主體放大電路102的正相輸入端和反相輸入端的電壓相等時，所述自適應(yīng)電路103使所述第一電流沉的電流為第一值。
[0056]當所述主體放大電路102的正相輸入端和反相輸入端的電壓不相等時，所述自適應(yīng)電路103使所述第一電流沉的電流為第二值。
[0057]所述第一值小于所述第二值，通過較小的第一值來降低所述電壓緩沖放大器的功耗;通過較大的所述第二值來提高所述電壓緩沖放大器的輸出端充放電速率從而提高擺率。
[0058]本發(fā)明第一實施例中，所述自適應(yīng)電路103包括第一差分放大電路和第二差分放大電路。
[0059]所述第一差分放大電路的正相輸入端、所述第二差分放大電路的正相輸入端和所述主體放大電路102的正相輸入端相連并接正相輸入信號VIP，所述第一差分放大電路的反相輸入端、所述第二差分放大電路的反相輸入端和所述主體放大電路102的反相輸入端相連并接反相輸入信號VIN。
[0060]所述第一差分放大電路的第一差分反相路徑和所述第二差分放大電路的第二差分正相路徑的底端都連接到第二電流沉。
[0061]所述第一差分放大電路的第一差分正相路徑和所述第二差分放大電路的第二差分反相路徑的底端都連接到第三電流沉。
[0062]所述第二差分正相路徑和所述第二差分反相路徑的頂端都連接同一個第一有源負載電路。
[0063]所述第一有源負載電路的電流通過第一鏡像電路鏡像到所述第一電流沉。
[0064]所述第二電流沉和所述第三電流沉互為鏡像且電流大小都為第三值。
[0065]當所述主體放大電路102的正相輸入端和反相輸入端的電壓相等時，所述第一差分反相路徑的電流為所述第二差分正相路徑的電流的N倍，所述第一差分正相路徑的電流為所述第二差分反相路徑的電流的N倍，N大于1，所述第一有源負載電路的電流大小為所述第三值乘以2/(Ν+1)，所述第一有源負載電路為所述第一電流沉鏡像出大小為第一值的電流。
[0066]當所述主體放大電路102的正相輸入端和反相輸入端的電壓不相等時，所述第一差分正相路徑和所述第一差分反相路徑中有一個電流趨近0、另一個電流趨近所述第三值，所述第二差分正相路徑和所述第二差分反相路徑中有一個電流趨近0、另一個電流趨近所述第三值，所述第一有源負載電路的電流大小趨近所述第三值，所述第一有源負載電路為所述第一電流沉鏡像出大小為第二值的電流。
[0067]較佳為，所述第一差分反相路徑由第一NMOS管Ml組成，所述第一差分正相路徑由第二 NMOS管M2組成，所述第二差分反相路徑由第三匪OS管M3組成，所述第二差分正相路徑由第四NMOS管M4組成;所述第一匪OS管Ml和所述第二匪OS管M2的尺寸相等，所述第三匪OS管M3和所述第四NMOS管M4的尺寸相等，所述第一 NMOS管Ml的溝道的寬長比是所述第三NMOS管M3的溝道的寬長比的N倍。
[0068]所述第一匪OS管Ml的柵極為所述第一差分放大電路的反相輸入端，所述第二NMOS管M2的柵極為所述第一差分放大電路的正相輸入端，所述第三NMOS管M3的柵極為所述第二差分放大電路的反相輸入端，所述第四NMOS管M4的柵極為所述第二差分放大電路的正相輸入端。
[0069 ] 所述第二電流沉由第五NMOS管M5組成，所述第三電流沉由第六NMOS管M6組成。
[0070]所述第五NMOS管M5的源極和所述第六NMOS管M6的源極都接地GND。
[0071 ] 所述第五匪OS管M5的漏極連接所述第一 NMOS管Ml的源極和所述第四匪OS管M4的源極。
[0072]所述第六匪OS管M6的漏極連接所述第二 NMOS管M2的源極和所述第三匪OS管M3的源極。
[0073]所述第五匪OS管M5的柵極和所述第六NMOS管M6的柵極都連接到第二鏡像電路，所述第二電流沉和所述第三電流沉都通過所述第二鏡像電路鏡像得到。
[0074]所述第二鏡像電路包括第七匪OS管M7，所述第七NMOS管M7的柵極和源極連接所述第五NMOS管M5的柵極和所述第六NMOS管M6的柵極，所述第七NMOS管M7的源極接地GND，第一電流源IDC連接到所述第七NMOS管M7的源極并為所述第二鏡像電路提供電流。
[0075]所述第一有源負載電路由第十PMOS管MlO組成，所述第十PMOS管MlO的源極連接電源電壓VDD，所述第十PMOS管MlO的柵極和漏極都連接所述第三NMOS管M3的漏極。
[0076]述第一鏡像電路由第^^一PMOS管Mll和第十二匪OS管M12組成，所述第一電流沉由第十三NMOS管Ml 3組成。
[0077]所述第^^一PMOS管MlI的柵極連接所述第十PMOS管MlO的柵極，所述第^^一PMOS管Ml I的源極連接電源電壓VDD，所述第^^一PMOS管Ml I的漏極連接所述第十二 NMOS管M12的漏極和柵極以及所述第十三匪OS管M13的柵極，所述第十二匪OS管M12的源極和所述第十三NMOS管Ml 3的源極都接地GND。
[0078]第一電阻Rl連接在所述第一匪OS管Ml的漏極和電源電壓VDD之間作為所述第一匪OS管Ml的負載，第二電阻R2連接在所述第二 NMOS管M2的漏極和電源電壓VDD之間作為所述第二 NMOS管M2的負載。
[0079]所述主體放大電路102包括由第十六NMOS管M16和第十七匪OS管M17，所述第十六匪OS管M16的源極和所述第十七匪OS管M17的源極都連接所述第一電流沉即連接第十三NMOS管M13的漏極。
[0080]所述第十六NMOS管M16的漏極通過第二有源負載電路連接到電源電壓VDD;所述第十七NMOS管M17的漏極通過第三有源負載電路連接到電源電壓VDD。
[0081 ]所述第十六NMOS管M16的柵極為正相輸入端，所述第十七NMOS管M17的柵極為反相輸入端;所述第十七NMOS管M17的漏極作為電壓緩沖放大器的輸出端。
[0082]所述第二有源負載電路由第十八PMOS管M18組成，所述第三有源負載電路由第十九PMOS管Ml 9組成。
[0083]所述第十八PMOS管M18的源極和所述第十九PMOS管M19的源極都連接電源電壓VDD0
[0084]所述第十八PMOS管M18的柵極和漏極連接所述第十九PMOS管M19的柵極以及所述第十六NMOS管M16的漏極。
[0085]所述第十九PMOS管M19的漏極連接所述第十七NMOS管M17的漏極。
[0086]由圖1所示可知，在本發(fā)明第一實施例的電壓緩沖放大器穩(wěn)定工作時，此時正相輸入信號VIP和反相輸入信號VIN大小相等，所述第一差分反相路徑即所述第一 NMOS管Ml的電流為所述第二差分正相路徑即所述第四NMOS管M4的電流的N倍，所述第一差分正相路徑即第二匪OS管M2的電流為所述第二差分反相路徑即所述第三匪OS管M3的電流的N倍，所述第一有源負載電路即第十NMOS管MlO的電流大小為具有較小電流值的所述第四NMOS管M4和所述第三NMOS管M3的電流的疊加，為所述第三值乘以2/(Ν+1)，所述第一有源負載電路為所述第一電流沉鏡像出大小為第一值的電流，所以此時第一電流沉具有較小的電流，該電流平均后分別流入第十六NMOS管M16和第十七NMOS管M17，這能夠在電路穩(wěn)定時降低功耗。
[0087]電壓緩沖放大器不穩(wěn)定時，這會有兩種情況:
[0088]如圖2所示，是圖1所示電路的第一建立過程的電流示意圖；第一種情況為正相輸入信號VIP的值大于反相輸入信號VIN的值，此時第二匪OS管M2和第四NMOS管M4具有較大電流，第一 NMOS管Ml和第三NMOS管M3的電流趨近于O，而第六NMOS管M6的電流基本流入到第二匪OS管M2中，第五匪OS管M5的電流基本流入到第四匪OS管M4中并進而流入到第十PMOS管MlO中，并通過第^^一匪OS管MlI和第十二匪OS管M12的鏡像到第十三匪OS管M13中；第十六NMOS管M16和第十七NMOS管M17中第十六NMOS管M16導(dǎo)通，而第十七NMOS管M17的電流接近O，第十三NMOS管M13的電流流經(jīng)第十六匪OS管M16和第十八NMOS管M18并鏡像到第十九NMOS管Ml 9后實現(xiàn)對反相輸入端充電，從而使反相輸入信號VINN快速接近正相輸入信號VIP，從而能使輸出信號VOUT快速穩(wěn)定，提高擺率，降低建立時間。
[0089]如圖3所示，是圖1所示電路的第二建立過程的電流示意圖；第一種情況為正相輸入信號VIP的值小于反相輸入信號VIN的值，此時第二匪OS管M2和第四NMOS管M4的電流趨近于O，第一 NMOS管Ml和第三NMOS管M3具有較大電流，而第五NMOS管M5的電流基本流入到第一匪OS管Ml中，第六匪OS管M6的電流基本流入到第三匪OS管M3中并進而流入到第十PMOS管MlO中，并通過第^^一匪OS管MlI和第十二匪OS管M12的鏡像到第十三匪OS管M13中；第十六NMOS管M16和第十七NMOS管M17中第十六NMOS管M16的電流接近O，而第十七NMOS管M17導(dǎo)通，第十三NMOS管M13的電流流經(jīng)第十七NMOS管M17后實現(xiàn)對反相輸入端放電，從而使反相輸入信號VINN快速接近正相輸入信號VIP，從而能使輸出信號VOUT快速穩(wěn)定，提高擺率，降低建立時間。
[0090]如圖4所示，是本發(fā)明第二實施例電壓緩沖放大器1la的電路圖，本發(fā)明第二實施例電壓緩沖放大器1la是在第一實施例電壓緩沖放大器101的基礎(chǔ)上做進一步得到，具體為，本發(fā)明第二實施例還包括:
[0091]所述第一電流源IDC通過第八匪OS管M8連接到所述第七匪OS管M7的源極，第九NMOS管的漏極連接所述第七NMOS管M7的柵極、所述第九NMOS管M9的源極接地GND;所述第八NMOS管M8的柵極連接第一控制信號PU，所述第九NMOS管M9的柵極連接第二控制信號H)。
[0092]第十四PMOS管M14的源極連接電源電壓VDD、漏極連接所述第十PMOS管MlO的柵極，所述第十四PMOS管M14的柵極連接第一控制信號PU。
[0093]第十五NMOS管M15的漏極連接所述第十三NMOS管M13的柵極，所述第十五NMOS管M15的源極接地GND，所述第十五NMOS管M15的柵極連接第二控制信號H)。
[0094]第二十PMOS管M20的源極連接電源電壓VDD、漏極連接所述第十八PMOS管M18的柵極，所述第二十PMOS管M20的柵極連接第一控制信號PU。
[0095]所述第一控制信號PU為高電平以及所述第二控制信號PD為低電平時所述電壓緩沖放大器工作，所述第一控制信號PU為低電平以及所述第二控制信號ro為高電平時所述電壓緩沖放大器停止工作。
[0096]如圖5是本發(fā)明第二實施例的應(yīng)用圖，電阻R3和R4對電源電壓VDD進行分壓得到輸入電壓VCM輸入到電壓緩沖放大器1la的正相輸入端即+端，PMOS管M21的源漏連接在電阻R3的頂端和電源電壓VDD之間用于控制電阻R3的頂端和電源電壓VDD的連接;PMOS管M2 2連接在電阻R4的底端和地GND之間用于控制電阻R4的底端和地GND的連接，PMOS管M21的柵極連接第二控制信號PD，PM0S管M22的柵極連接所述第一控制信號PU。電壓緩沖放大器1la的輸出端連接到反相輸入端即-端也即輸出信號VOUT連接反相輸入信號VIN。輸出信號VOUT連接到負載電路102。電壓緩沖放大器1la接成單位增益形式，當所述第一控制信號PU是高電平，第二控制信號ro是低電平時，電壓緩沖放大器1la開始工作，使輸出電壓VOUT跟隨輸入電壓VCM。
[0097]當?shù)谝豢刂菩盘朠U是低電平，第二控制信號PD是高電平時，電壓緩沖放大器1la停止工作。此時負載電路102可能會改變輸出端的電壓值即輸出電壓VOUT的值。
[0098]以上通過具體實施例對本發(fā)明進行了詳細的說明，但這些并非構(gòu)成對本發(fā)明的限制。在不脫離本發(fā)明原理的情況下，本領(lǐng)域的技術(shù)人員還可做出許多變形和改進，這些也應(yīng)視為本發(fā)明的保護范圍。
【主權(quán)項】
1.一種電壓緩沖放大器，其特征在于，包括:主體放大電路和自適應(yīng)電路； 所述主體放大電路的工作電流大小由第一電流沉決定； 所述自適應(yīng)電路為所述第一電流沉提供鏡像電流并根據(jù)所述主體放大電路的工作狀態(tài)自動調(diào)節(jié)所述第一電流沉的電流大??； 當所述主體放大電路的正相輸入端和反相輸入端的電壓相等時，所述自適應(yīng)電路使所述第一電流沉的電流為第一值； 當所述主體放大電路的正相輸入端和反相輸入端的電壓不相等時，所述自適應(yīng)電路使所述第一電流沉的電流為第二值； 所述第一值小于所述第二值，通過較小的第一值來降低所述電壓緩沖放大器的功耗；通過較大的所述第二值來提高所述電壓緩沖放大器的輸出端充放電速率從而提高擺率。2.如權(quán)利要求1所述電壓緩沖放大器，其特征在于:所述自適應(yīng)電路包括第一差分放大電路和第二差分放大電路； 所述第一差分放大電路的正相輸入端、所述第二差分放大電路的正相輸入端和所述主體放大電路的正相輸入端相連，所述第一差分放大電路的反相輸入端、所述第二差分放大電路的反相輸入端和所述主體放大電路的反相輸入端相連； 所述第一差分放大電路的第一差分反相路徑和所述第二差分放大電路的第二差分正相路徑的底端都連接到第二電流沉； 所述第一差分放大電路的第一差分正相路徑和所述第二差分放大電路的第二差分反相路徑的底端都連接到第三電流沉； 所述第二差分正相路徑和所述第二差分反相路徑的頂端都連接同一個第一有源負載電路； 所述第一有源負載電路的電流通過第一鏡像電路鏡像到所述第一電流沉； 所述第二電流沉和所述第三電流沉互為鏡像且電流大小都為第三值； 當所述主體放大電路的正相輸入端和反相輸入端的電壓相等時，所述第一差分反相路徑的電流為所述第二差分正相路徑的電流的N倍，所述第一差分正相路徑的電流為所述第二差分反相路徑的電流的N倍，N大于I，所述第一有源負載電路的電流大小為所述第三值乘以2/(Ν+1)，所述第一有源負載電路為所述第一電流沉鏡像出大小為第一值的電流； 當所述主體放大電路的正相輸入端和反相輸入端的電壓不相等時，所述第一差分正相路徑和所述第一差分反相路徑中有一個電流趨近O、另一個電流趨近所述第三值，所述第二差分正相路徑和所述第二差分反相路徑中有一個電流趨近O、另一個電流趨近所述第三值，所述第一有源負載電路的電流大小趨近所述第三值，所述第一有源負載電路為所述第一電流沉鏡像出大小為第二值的電流。3.如權(quán)利要求2所述電壓緩沖放大器，其特征在于: 所述第一差分反相路徑由第一NMOS管組成，所述第一差分正相路徑由第二NMOS管組成，所述第二差分反相路徑由第三NMOS管組成，所述第二差分正相路徑由第四NMOS管組成；所述第一 NMOS管和所述第二WOS管的尺寸相等，所述第三匪OS管和所述第四NMOS管的尺寸相等，所述第一 NMOS管的溝道的寬長比是所述第三NMOS管的溝道的寬長比的N倍； 所述第一匪OS管的柵極為所述第一差分放大電路的反相輸入端，所述第二 NMOS管的柵極為所述第一差分放大電路的正相輸入端，所述第三NMOS管的柵極為所述第二差分放大電路的反相輸入端，所述第四NMOS管的柵極為所述第二差分放大電路的正相輸入端。4.如權(quán)利要求3所述電壓緩沖放大器，其特征在于:所述第二電流沉由第五匪OS管組成，所述第三電流沉由第六NMOS管組成； 所述第五NMOS管的源極和所述第六NMOS管的源極都接地； 所述第五NMOS管的漏極連接所述第一 NMOS管的源極和所述第四NMOS管的源極； 所述第六NMOS管的漏極連接所述第二 NMOS管的源極和所述第三NMOS管的源極； 所述第五匪OS管的柵極和所述第六WOS管的柵極都連接到第二鏡像電路，所述第二電流沉和所述第三電流沉都通過所述第二鏡像電路鏡像得到。5.如權(quán)利要求4所述電壓緩沖放大器，其特征在于:所述第二鏡像電路包括第七NMOS管，所述第七匪OS管的柵極和源極連接所述第五NMOS管的柵極和所述第六NMOS管的柵極，所述第七NMOS管的源極接地，第一電流源連接到所述第七NMOS管的源極并為所述第二鏡像電路提供電流。6.如權(quán)利要求5所述電壓緩沖放大器，其特征在于:所述第一電流源通過第八NMOS管連接到所述第七匪OS管的源極，第九匪OS管的漏極連接所述第七匪OS管的柵極、所述第九WOS管的源極接地;所述第八匪OS管的柵極連接第一控制信號，所述第九NMOS管的柵極連接第二控制信號，所述第一控制信號為高電平以及所述第二控制信號為低電平時所述電壓緩沖放大器工作，所述第一控制信號為低電平以及所述第二控制信號為高電平時所述電壓緩沖放大器停止工作。7.如權(quán)利要求3所述電壓緩沖放大器，其特征在于:所述第一有源負載電路由第十PMOS管組成，所述第十PMOS管的源極連接電源電壓，所述第十PMOS管的柵極和漏極都連接所述第三NMOS管的漏極。8.如權(quán)利要求7所述電壓緩沖放大器，其特征在于:所述第一鏡像電路由第十一PMOS管和第十二 NMOS管組成，所述第一電流沉由第十三NMOS管組成； 所述第十一 PMOS管的柵極連接所述第十PMOS管的柵極，所述第十一 PMOS管的源極連接電源電壓，所述第十一 PMOS管的漏極連接所述第十二 NMOS管的漏極和柵極以及所述第十三NMOS管的柵極，所述第十二 NMOS管的源極和所述第十三NMOS管的源極都接地。9.如權(quán)利要求8所述電壓緩沖放大器，其特征在于:第十四PMOS管的源極連接電源電壓、漏極連接所述第十PMOS管的柵極，所述第十四PMOS管的柵極連接第一控制信號； 第十五匪OS管的漏極連接所述第十三匪OS管的柵極，所述第十五匪OS管的源極接地，所述第十五NMOS管的柵極連接第二控制信號； 所述第一控制信號為高電平以及所述第二控制信號為低電平時所述電壓緩沖放大器工作，所述第一控制信號為低電平以及所述第二控制信號為高電平時所述電壓緩沖放大器停止工作。10.如權(quán)利要求3所述電壓緩沖放大器，其特征在于:第一電阻連接在所述第一NMOS管的漏極和電源電壓之間作為所述第一匪OS管的負載，第二電阻連接在所述第二 NMOS管的漏極和電源電壓之間作為所述第二 NMOS管的負載。11.如權(quán)利要求1-10中任一權(quán)利要求所述電壓緩沖放大器，其特征在于:所述主體放大電路包括由第十六NMOS管和第十七NMOS管，所述第十六NMOS管的源極和所述第十七NMOS管的源極都連接所述第一電流沉； 所述第十六NMOS管的漏極通過第二有源負載電路連接到電源電壓;所述第十七NMOS管的漏極通過第三有源負載電路連接到電源電壓； 所述第十六匪OS管的柵極為正相輸入端，所述第十七匪OS管的柵極為反相輸入端；所述第十七NMOS管的漏極作為電壓緩沖放大器的輸出端。12.如權(quán)利要求11所述電壓緩沖放大器，其特征在于:所述第二有源負載電路由第十八PMOS管組成，所述第三有源負載電路由第十九PMOS管組成； 所述第十八PMOS管的源極和所述第十九PMOS管的源極都連接電源電壓； 所述第十八PMOS管的柵極和漏極連接所述第十九PMOS管的柵極以及所述第十六匪OS管的漏極； 所述第十九PMOS管的漏極連接所述第十七NMOS管的漏極。13.如權(quán)利要求12所述電壓緩沖放大器，其特征在于: 第二十PMOS管的源極連接電源電壓、漏極連接所述第十八PMOS管的柵極，所述第二十PMOS管的柵極連接第一控制信號。
【文檔編號】H03F1/02GK106059503SQ201610373501
【公開日】2016年10月26日
【申請日】2016年5月31日
【發(fā)明人】張斌
【申請人】上海華虹宏力半導(dǎo)體制造有限公司