一種模數(shù)轉(zhuǎn)換器中開(kāi)關(guān)電容比較器電路的制作方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及半導(dǎo)體集成電路技術(shù)領(lǐng)域，特別涉及一種模數(shù)轉(zhuǎn)換器中開(kāi)關(guān)電容比較 器電路。
【背景技術(shù)】
[0002] 比較器是模擬數(shù)字轉(zhuǎn)換器（ADC)的核心模塊之一。在全并型、流水線型、逐次逼近 型、過(guò)采樣型等各類(lèi)ADC中，比較器的響應(yīng)速度直接決定了 ADC的轉(zhuǎn)換速度，而比較器的失 調(diào)情況則會(huì)影響了 ADC的信噪比（SNR)、無(wú)雜散動(dòng)態(tài)范圍（SFDR)、非線性誤差等特性。因此 在高速高精度ADC中，高性能的比較器始終是整個(gè)ADC系統(tǒng)的設(shè)計(jì)難點(diǎn)之一。
[0003] 由于絕大部分的ADC都是在固定頻率時(shí)鐘驅(qū)動(dòng)下工作的采樣系統(tǒng)，因此其中的比 較器大部分也都是時(shí)鐘驅(qū)動(dòng)的開(kāi)關(guān)電容比較器。ADC中最常用的開(kāi)關(guān)電容比較器結(jié)構(gòu)如圖 1(a)所示，其主要由開(kāi)關(guān)電容電路、預(yù)放大電路Preamp、鎖存電路Latch三部分組成，其時(shí) 鐘時(shí)序如圖1(b)所示。在為高電平階段，電容CJP (：2分別對(duì)輸入信號(hào)VinJP Vin采樣，電容CjP C4分別對(duì)參考信號(hào)Vref和VrefI樣；在Φ 2和a為高電平階段，電容 通過(guò)電荷再分配實(shí)現(xiàn)電壓相減，并將結(jié)果通過(guò)預(yù)放大電路Preamp放大后由鎖存電路Latch 鎖存并輸出。
[0004] 然而在集成電路中，由器件失配造成的失調(diào)電壓是普遍存在的現(xiàn)象。在圖I (a)的 比較器中，預(yù)放大電路Preamp和鎖存電路Latch都存在這個(gè)問(wèn)題，在圖中以Vl3sJP V ^分別 表示。失調(diào)電壓的存在可以等效為比較器的參考電壓偏離了實(shí)際值，從而導(dǎo)致ADC產(chǎn)生誤 碼。一般的做法是通過(guò)精心版圖設(shè)計(jì)來(lái)降低器件的失配，但是這種方式的效果是有限的。更 常用的是通過(guò)增加器件的尺寸來(lái)降低失配，但是這種方式同時(shí)也會(huì)增加電路的寄生電容， 從而降低比較器的速度。
[0005] 更為有效的思路是仍然采用小尺寸器件，但是通過(guò)校準(zhǔn)的方式抵消比較器的失 調(diào)，常見(jiàn)的結(jié)構(gòu)如圖2所示，在這里將圖I (a)中的Vl3sJP V%2統(tǒng)一等效到預(yù)放大電路Preamp 的輸入端，看為一個(gè)失調(diào)電壓Vl3s?；镜乃悸肥牵涸贑P i和Φ 為高電平階段，預(yù)放大電路 Preamp的正負(fù)輸入短都接到了共模電壓Vqi上，這時(shí)如果沒(méi)有失調(diào)電壓V %存在，那么比較 器將會(huì)在內(nèi)部隨機(jī)噪聲的影響下輸出概率相等的〇和1數(shù)字信號(hào)；但如果比較器輸入端存 在失調(diào)電壓V l3s，那么比較器輸出0和1的概率將不等。利用這個(gè)特征，可以通過(guò)控制電路 CTRL來(lái)控制特意加入的可調(diào)失配電流IB1~I B4，從而達(dá)到抵消原有失調(diào)電壓Vl3s的目的，當(dāng) 系統(tǒng)穩(wěn)定后比較器將再次輸出概率相等的0和1數(shù)字信號(hào)。其中控制電路CTRL的形式有 很多種，可以是數(shù)字控制，也可以是模擬控制。
[0006] 采用圖2的方法后，預(yù)放大電路Preamp和鎖存電路Latch都可以采用小尺寸器 件，從而保證了比較器的轉(zhuǎn)換速度，同時(shí)校準(zhǔn)也消除了失調(diào)的影響。但是這種校準(zhǔn)仍然要在 預(yù)放大電路Preamp輸出節(jié)點(diǎn)這個(gè)關(guān)鍵信號(hào)路徑上加入偏置電流器件，其引入的寄生電容 仍然會(huì)對(duì)預(yù)放大器的建立速度帶來(lái)很大影響。在特別高速的ADC系統(tǒng)中，這種限制帶來(lái)的 影響是非常大的。

【發(fā)明內(nèi)容】

[0007] 為解決上述現(xiàn)有的缺點(diǎn)，本發(fā)明的主要目的在于提供一種模數(shù)轉(zhuǎn)換器中開(kāi)關(guān)電容 比較器電路，此校準(zhǔn)技術(shù)不會(huì)在比較器的信號(hào)節(jié)點(diǎn)上引入任何寄生參數(shù)，可以提高比較器 的響應(yīng)速度，適合于高速ADC的應(yīng)用場(chǎng)合。
[0008] 為達(dá)成以上所述的目的，本發(fā)明的一種模數(shù)轉(zhuǎn)換器中開(kāi)關(guān)電容比較器電路采取如 下技術(shù)方案：
[0009] -種模數(shù)轉(zhuǎn)換器中開(kāi)關(guān)電容比較器電路，其特征在于：包括開(kāi)關(guān)電容電路、預(yù)放大 電路、鎖存輸出電路、失調(diào)校準(zhǔn)電路；所述開(kāi)關(guān)電容電路連接所述預(yù)放大電路的輸入端，所 述鎖存輸出電路連接所述預(yù)放大電路的輸出端，所述失調(diào)校準(zhǔn)電路與預(yù)放大連路相連接。 [0010] 包括雙相非交疊時(shí)鐘φ t /雙相非交疊時(shí)鐘φ μ./雙相非交疊時(shí)鐘φ ?/雙相非 交疊時(shí)鐘Φ1、校準(zhǔn)時(shí)鐘φ cal、校準(zhǔn)采樣時(shí)鐘I5J5雙相非交疊時(shí)鐘φ 和雙相非交疊時(shí)鐘 Φ 為雙相非交疊時(shí)鐘，雙相非交疊時(shí)鐘Φ ip的下降沿略微領(lǐng)先于雙相非交疊時(shí)鐘ψ ?的 下降沿，雙相非交疊時(shí)鐘φ 整體略微落后于雙相非交疊時(shí)鐘φ U校準(zhǔn)時(shí)鐘φ α為雙相 非交疊時(shí)鐘Φ 2C的反相時(shí)鐘、并在雙相非交疊時(shí)鐘爭(zhēng)的低電平期間有一段時(shí)間被拉到低 電平用于校準(zhǔn)，校準(zhǔn)采樣時(shí)鐘Φ ^為雙相非交疊時(shí)鐘φ 2D的同頻時(shí)鐘、其上升沿采樣校準(zhǔn) 時(shí)鐘φ CSL的校準(zhǔn)輸出。
[0011] 在開(kāi)關(guān)電容電路對(duì)輸入信號(hào)進(jìn)行采樣的期間，插入一段失調(diào)校準(zhǔn)時(shí)間，在校準(zhǔn)時(shí) 間段里，鎖存輸出電路將預(yù)放大電路的輸入失調(diào)電壓放大產(chǎn)生校準(zhǔn)控制方波信號(hào)，并通過(guò) 失調(diào)校準(zhǔn)電路反饋調(diào)整預(yù)放大電路負(fù)載管的閾值電壓，從而實(shí)現(xiàn)輸入失調(diào)電壓的抵消，整 個(gè)電路中除了負(fù)載管M 5和負(fù)載管M4的襯底以外，其余所有NMOS管的襯底都連接到地、所有 PMOS管的襯底都連接到電源電壓。
[0012] 所述預(yù)放大電路，包括尾電流偏置電流管M1、尾電流偏置電壓Vbi、輸入差分管M 2、 輸入差分管M3、二極管連接的負(fù)載管M4、二極管連接的負(fù)載管M 5，在開(kāi)關(guān)電容電路對(duì)輸入信 號(hào)進(jìn)行采樣的期間，差分輸入Vx+和V x均接到共模電平V εΜ，相當(dāng)于等效輸入預(yù)放大電路的 輸入失調(diào)電壓，負(fù)載管M4、負(fù)載管M5的閾值電壓可根據(jù)輸入失調(diào)電壓的情況實(shí)時(shí)調(diào)整，以抵 消輸入失調(diào)電壓的影響，實(shí)現(xiàn)失調(diào)電壓校準(zhǔn)。
[0013] 所述鎖存輸出電路，包括輸入放大管M6、輸入放大管M7、開(kāi)關(guān)管M 8、正反饋連接的 負(fù)載管Μ9、正反饋連接的負(fù)載管M1。、與門(mén)G 1、與門(mén)G2、D觸發(fā)器G3、D觸發(fā)器G4，在開(kāi)關(guān)電容 電路對(duì)輸入信號(hào)進(jìn)行采樣即雙相非交疊時(shí)鐘Φ ι和雙相非交疊時(shí)鐘9 r為高電平的期間， 校準(zhǔn)時(shí)鐘<P ea提供一段校準(zhǔn)輸出時(shí)間，負(fù)載管M8在其控制下將輸入失調(diào)電壓放大為數(shù)字 信號(hào)，并由校準(zhǔn)采樣時(shí)鐘Φ cs采樣輸出為校準(zhǔn)控制信號(hào)％+和Vc，當(dāng)雙相非交疊時(shí)鐘Φ $為 高電平時(shí)，對(duì)輸入信號(hào)的正常比較結(jié)果通過(guò)與門(mén)G1、與門(mén)G2后產(chǎn)生為比較器輸出信號(hào)￥。 +和 輸出信號(hào)V。。
[0014] 所述失調(diào)校準(zhǔn)電路，包括尾電流偏置管Ma、尾電流偏置電壓Vb3、輸入差分管M e2、輸 入差分管Me3、校準(zhǔn)參考電壓VB2、負(fù)載電阻Rei、負(fù)載電阻R e2、電荷栗偏置電流管Mm和電荷栗 偏置電流管、電荷栗偏置電壓Vb4和電荷栗偏置電壓V B5、電荷栗開(kāi)關(guān)管Me5、電荷栗開(kāi)關(guān)管 MC6、電荷栗電容Ce，偏置管Me4和偏置管Me7提供相等的偏置電流，開(kāi)關(guān)管M e5和開(kāi)關(guān)管1"；在 校準(zhǔn)控制信號(hào)Ve+和校準(zhǔn)控制信號(hào)V ε的控制下交替打開(kāi)，讓上下偏置電流分別對(duì)電容C ^充 放電產(chǎn)生電荷栗輸出電壓VpUMp，電荷栗輸出電壓Vpump和校準(zhǔn)參考電壓V Β2經(jīng)過(guò)比較放大后產(chǎn) 生校準(zhǔn)輸出信號(hào)VA+和校準(zhǔn)輸出信號(hào)V Α并分別反饋到預(yù)放大電路負(fù)載管M 5和負(fù)載管M 4的 襯底，實(shí)現(xiàn)輸入失調(diào)電壓校準(zhǔn)。
[0015] 采用如上技術(shù)方案的發(fā)明，具有如下有益效果：
[0016] 本發(fā)明其在開(kāi)關(guān)電容電路對(duì)輸入信號(hào)進(jìn)行采樣的期間，插入了一段失調(diào)校準(zhǔn)時(shí) 間。在這段校準(zhǔn)時(shí)間段里，比較器將預(yù)放大電路的輸入失調(diào)電壓放大產(chǎn)生為校準(zhǔn)控制方波 信號(hào)，并控制失調(diào)校準(zhǔn)電路反饋調(diào)整預(yù)放大電路負(fù)載管的閾值電壓，從而實(shí)現(xiàn)輸入失調(diào)電 壓的抵消，之后比較器正常對(duì)輸入信號(hào)進(jìn)行比較放大。此校準(zhǔn)技術(shù)不會(huì)在比較器的信號(hào)節(jié) 點(diǎn)上引入任何寄生參數(shù)，可以提高比較器的響應(yīng)速度，適合于高速ADC的應(yīng)用場(chǎng)合。
【附圖說(shuō)明】
[0017] 圖Ia為傳統(tǒng)開(kāi)關(guān)電容比較器。
[0018] 圖Ib為傳統(tǒng)工作時(shí)序波形。
[0019] 圖2為傳統(tǒng)開(kāi)關(guān)電容比較器的失調(diào)校準(zhǔn)方式。
[0020] 圖3a為本發(fā)明后臺(tái)實(shí)時(shí)失調(diào)校準(zhǔn)開(kāi)關(guān)電容比較器電路結(jié)構(gòu)。
[0021] 圖3b為本發(fā)明電路的時(shí)序波形。
[0022] 圖4a為本發(fā)明+IOmV輸入失調(diào)時(shí)的主要節(jié)點(diǎn)波形。
[0023] 圖4b為本發(fā)明-IOmV輸入失調(diào)時(shí)的主要節(jié)點(diǎn)波形
【具體實(shí)施方式】
[0024] 為了進(jìn)一步說(shuō)明發(fā)明，下面結(jié)合附圖進(jìn)一步進(jìn)行說(shuō)明：
[0025] 如圖3a和3b所示，本發(fā)明的一種模數(shù)轉(zhuǎn)換器中開(kāi)關(guān)電容比較器電路，本發(fā)明提出 的比較器后臺(tái)校準(zhǔn)方案如圖3(a)所示，主要由開(kāi)關(guān)電容電路、預(yù)放大電路、鎖存輸出電路、 失調(diào)校準(zhǔn)電路四部分組成，圖3(b)為其時(shí)序波形圖。開(kāi)關(guān)電容電路部分由開(kāi)關(guān)S1、開(kāi)關(guān)S2、 開(kāi)關(guān)S 3、開(kāi)關(guān)S4、開(kāi)關(guān)S5、開(kāi)關(guān)S6、開(kāi)關(guān)S7、開(kāi)關(guān)S 8、開(kāi)關(guān)S9、開(kāi)關(guān)S1。和電容C i、電容C2、電容 C3、電容C4組成，主要完成輸入信號(hào)V IN+和輸入信號(hào)V IN與參考信號(hào)VREF+和參考信號(hào)Vref的 減法運(yùn)算。預(yù)放大電路由NMOS管吣、NMOS管M 2、NMOS管％和PMOS管M 4、PMOS管M5組成， 其中NMOS管吣為尾電流偏置電流管、V B1為尾電流偏置電壓、NMOS管M 2、NMOS管％為輸入 差分管、PMOS管M4、PMOS管仏為二極管連接的負(fù)載管。鎖存輸出電路由PMOS管M 6、PMOS 管M7、NMOS管Ms、NMOS管M9、NMOS管M1。、與門(mén)G 1、與門(mén)62和D觸發(fā)器G 3、D觸發(fā)器G4組成， 其中PMOS管M6、PM0S管馬為輸入放大管、NMOS管M s為開(kāi)關(guān)管、NMOS管M 9、NM0S管M1。為正 反饋連接的負(fù)載管、門(mén)G1、門(mén)G 2用來(lái)產(chǎn)生比較器輸出信號(hào)V。+和輸出信號(hào)V。、門(mén)G3、門(mén)64用 來(lái)產(chǎn)生校準(zhǔn)控制信號(hào)V e+和校準(zhǔn)控制信號(hào)V ε。失調(diào)校準(zhǔn)電路由NMOS管M"、NM0S管Me2iNMOS 管MC3、NMOS管Mm、NMOS管Mra、NMOS管Mra、PMOS管M ct、電阻Ra、電阻Rc2與電容C c組成，其 中NMOS管^為偏置電流管、V B3為尾電流偏置電壓、NMOS管M e2、NMOS管Me3為輸入差分管、 VB2為校準(zhǔn)參考電壓、電阻R "、電阻Re2為負(fù)載電阻、NMOS管M "和NMOS管Me