流水線逐次逼近模數轉換器的制造方法
【技術領域】
[0001] 本發(fā)明涉及一種模數轉換器，特別是涉及一種流水線逐次逼近模數轉換器。
【背景技術】
[0002] 為了適應計算機，通訊和多媒體技術的飛速發(fā)展以及高新技術領域的數字化進程 的不斷加快，ADC在工藝、結構、性能上都有了很大的變化，正在朝著低功耗、高速、高分辨率 的方向發(fā)展。流水線逐次逼近模數轉換器同時兼?zhèn)淞藗鹘y(tǒng)流水線模數轉換器和傳統(tǒng)逐次逼 近模數轉換器的優(yōu)點，具有高精度、高速、低功耗的特點，是本領域研究的熱點。
[0003] 參照圖 1-2。文獻"Chun C. Lee, A SAR-Assisted Two-Stage Pipeline ADC, IEEE Journal Of Solid-State Circuits, 2011, VOL. 46, NO. 4, ρρ· 859 ~869" 公開了 一 種 12-bit50MS/s流水線逐次逼近模數轉換器。該模數轉換器采用兩級流水結構電路，第一級 電路采用一個6-bit半增益MDAC電路，所謂半增益就是第一級的增益由傳統(tǒng)結構的32減 少為16。第二級電路采用一個"半參考電壓"的二進制電容7-bit SAR ADC。
[0004] 二進制電容SAR ADC有一個很大的缺點就是它的采樣電容的數量與分辨率成指數 關系，例如，對于7-bit二進制電容SAR ADC，采樣電容為27C，C為單位電容。而且由于文獻 中第二級電路實際使用的參考電壓是全參考電壓V" f。那么為了實現"半參考電壓"的二進 制電容7-bit SAR ADC，采樣電容的數量被翻倍。所以，7-bit半參考電壓二進制電容SAR ADC和8-bit全參考電壓二進制電容SAR ADC電容網絡中電容的個數是相同的，采樣電容還 是需要256C。
[0005] 第二級電路采樣電容作為第一級余量放大器的負載電容，其大小會直接影響余量 放大器的單位增益帶寬。余量放大器的單位增益帶寬和靜態(tài)電流如下：
[0006]
[0007]
[0008] 從上式可以看出，為了在相同的時間內達到相同的建立誤差，余量放大器的單位 增益帶寬不變，那么，余量放大器消耗的靜態(tài)電流如下：
[0009]
[0010] 由此可見，余量放大器消耗的靜態(tài)電流與負載電容的平方成正比，如果負載電容 增加一倍，電流就變成原來的四倍。所以，文獻公開的12-bit 50MS/s流水線逐次逼近模數 轉換器由于第二級電路采用二進制電容的SAR ADC，導致第一級電路余量放大器負載電容 過大，以至于模數轉換器功耗很大。

【發(fā)明內容】

[0011] 為了克服現有流水線逐次逼近模數轉換器功耗大的不足，本發(fā)明提供一種流水線 逐次逼近模數轉換器。該模數轉換器采用兩級流水結構電路，第一級電路采用一個6-bit 半增益MDAC電路，第二級電路采用一個8-bit全參考電壓分段電容SAR ADC。所述的8-bit 全參考電壓分段電容SAR ADC的整個電容網絡分為高4位二進制加權電容網絡和低4位二 進制加權電容網絡。由于8-bit全參考電壓分段電容SAR ADC的采樣電容大幅度減少，使 得6-bit半增益MDAC電路中的余量放大器負載電容大幅度減少。對于同樣的誤差要求，可 以減少6-bit半增益MDAC電路中的余量放大器所消耗的電流，從而降低流水線逐次逼近模 數轉換器的功耗。
[0012] 本發(fā)明解決其技術問題所采用的技術方案是：一種流水線逐次逼近模數轉換器， 包括一個6-bit半增益MDAC電路，其特點是還包括一個8-bit全參考電壓分段電容SAR ADC。所述的8-bit全參考電壓分段電容SAR ADC的整個電容網絡分為高4位二進制加權 電容網絡和低4位二進制加權電容網絡。在采樣階段，開關S、開關Sle和開關S lf閉合。上 半部高4位二進制加權電容網絡所有電容的下極板接輸入信號Vip，上極板接共模電平V ailt3 上半部低4位二進制加權電容網絡所有電容的下極板接參考電壓Vrafn，上極板接分段電容 C的下級板。下半部高4位二進制加權電容網絡所有電容的下極板接輸入信號Vin，上極板 接共模電平V ail。下半部低4位二進制加權電容網絡所有電容的下極板接參考電壓Vrafp，上 極板接分段電容C的下級板。兩個分段電容的上極板接共模電平V ail。在轉換階段，開關S、 Sp Slf斷開。電容網絡中所有電容的下極板根據數字碼d滿值選擇接到參考電壓V rafp或 Vrafn上。若d i的值為高電平，則上半部電容網絡中相應電容的下極板接到參考電壓V rafp上， 下半部電容網絡中相應電容的下極板接到參考電壓Vrafn上。若Cl 1的值為低電平，則上半部 電容網絡中相應電容的下極板接到參考電壓V"fn±，下半部電容網絡中相應電容的下極板 接到參考電壓V rafp上。
[0013] 本發(fā)明的有益效果是：該模數轉換器采用兩級流水結構電路，第一級電路采 用一個6-bit半增益MDAC電路，第二級電路采用一個8-bit全參考電壓分段電容SAR ADC。所述的8-bit全參考電壓分段電容SAR ADC的整個電容網絡分為高4位二進制加 權電容網絡和低4位二進制加權電容網絡。由于8-bit全參考電壓分段電容SAR ADC 的采樣電容大幅度減少，使得6-bit半增益MDAC電路中的余量放大器負載電容大幅度 減少。對于同樣的誤差要求，可以減少6-bit半增益MDAC電路中的余量放大器所消耗 的電流，從而降低流水線逐次逼近模數轉換器的功耗。從公式

中可以看出，相比于【背景技術】，本發(fā)明的采 樣電容減小了 16倍，本發(fā)明中余量放大器消耗的功耗是【背景技術】中余量放大器消耗功耗 的ife。
[0014] 下面結合附圖和【具體實施方式】對本發(fā)明作詳細說明。
【附圖說明】
[0015] 圖1是【背景技術】流水線逐次逼近模數轉換器的結構框圖。
[0016] 圖2是圖1中第二級7-bit "半參考電壓" SAR ADC的原理圖。
[0017] 圖3是本發(fā)明流水線逐次逼近模數轉換器的結構框圖。
[0018] 圖4是圖3中第二級8-bit分段電容逐次逼近模數轉換器的原理圖。
[0019] 圖5是圖3中第二級8-bit分段電容逐次逼近模數轉換器在轉換階段的等效原理 圖。
【具體實施方式】
[0020] 參照圖3-5。本發(fā)明流水線逐次逼近模數轉換器采用兩級流水結構電路，第一級 電路采用一個6-bit半增益MDAC電路，第二級電路采用一個8-bit全參考電壓分段電容 SAR ADC代替【背景技術】的7-bit "半參考電壓"二進制電容SAR ADC。兩級流水級電路輸出 的14-bit數字輸出碼疊兩位相加并且減去數字失調碼10000000得到最終的12-bit ADC 數字碼。
[0021] 8-bit分段電容SAR ADC的整個電容網絡被分成了兩部分：高4位二進制加權電容 網絡和低4位二進制加權電容網絡。其工作過程分為兩個階段：采樣階段和轉換階段。在 采樣階段，開關S、開關S le和開關S lf閉合。上半部高4位二進制加權電容網絡所有電容的 下極板接輸入信號Vip，上極板接共模電平V ail。上半部低4位二進制加權電容網絡所有電容 的下極板接參考電壓Vrafn，上極板接分段電容C的下級板。下半部高4位二進制加權電容 網絡所有電容的下極板接輸入信號V in，上極板接共模電平Vail。下半部低4位二進制加權電 容網絡所有電容的下極板接參考電壓V rafp，上極板接分段電容C的下級板。兩個分段電容 的上極板接共模電平Vail。此時，與A節(jié)點相連的電容上存儲的電荷為：
[0022]
[0023] 與B節(jié)點相連的電容上存儲的電荷為：
[0024]
[0025] 在轉換階段，開關S、Sle、Slf斷開。電容網絡中所有電容的下極板根據數字碼1的 值選擇接到參考電壓V rafp或V rafn上。若d i的值為高電平，則上半部電容網絡中相應電容的 下極板接到參考電壓Vrafp上，下半部電容網絡中相應電容的下極板接到參考電壓V rafn上。 若Cl1的值為低電平，則上半部電容網絡中相應電容的下極板接到參考電壓V rafnI，下半部 電容網絡中相應電容的下極板接到參考電壓Vrafp上。此時，與A節(jié)點相連的電容上存儲的 電荷為：
[0026]
[0027] 與B節(jié)點相連的電容上存儲的電荷為：
[0028]
[0029] 根據電荷守恒定律：
[0030]
[0031]
[0032]
[0033]
[0034] C1+C2 = 15C
[0035] C3+C4 = 16C
[0036] 可以得出：
[0037]
[0038] 從上述推到過程可以看出，相比于二進制電容SAR ADC，分段電容SAR ADC的采樣 電容減小了 16倍，理論上，本發(fā)明中余量放大器消耗的功耗是文獻中余量放大器消耗功耗 ,.,1 的 ii?。
【主權項】
1. 一種流水線逐次逼近模數轉換器，包括一個6-bit半增益MDAC電路，其特征在于： 還包括一個8-bit全參考電壓分段電容SAR ADC ;所述的8-bit全參考電壓分段電容SAR ADC的整個電容網絡分為高4位二進制加權電容網絡和低4位二進制加權電容網絡；在采 樣階段，開關S、開關S le和開關S lf閉合；上半部高4位二進制加權電容網絡所有電容的下 極板接輸入信號Vip，上極板接共模電平V ail;上半部低4位二進制加權電容網絡所有電容的 下極板接參考電壓Vrafn，上極板接分段電容C的下級板；下半部高4位二進制加權電容網絡 所有電容的下極板接輸入信號V in，上極板接共模電平Vail;下半部低4位二進制加權電容網 絡所有電容的下極板接參考電壓V" fp，上極板接分段電容C的下級板；兩個分段電容的上極 板接共模電平Vail;在轉換階段，開關S、S 1^ Slf斷開；電容網絡中所有電容的下極板根據數 字碼Cl1的值選擇接到參考電壓V _或V rafn上；若d i的值為高電平，則上半部電容網絡中相 應電容的下極板接到參考電壓Vrafp上，下半部電容網絡中相應電容的下極板接到參考電壓 V rafn上；若d i的值為低電平，則上半部電容網絡中相應電容的下極板接到參考電壓Vrafn上， 下半部電容網絡中相應電容的下極板接到參考電壓V rafp上。
【專利摘要】本發(fā)明公開了一種流水線逐次逼近模數轉換器，用于解決現有流水線逐次逼近模數轉換器功耗大的技術問題。技術方案是第一級電路采用一個6-bit半增益MDAC電路，第二級電路采用一個8-bit全參考電壓分段電容SAR？ADC。所述的8-bit全參考電壓分段電容SAR？ADC的整個電容網絡分為高4位二進制加權電容網絡和低4位二進制加權電容網絡。由于8-bit全參考電壓分段電容SAR？ADC的采樣電容大幅度減少，使得6-bit半增益MDAC電路中的余量放大器負載電容大幅度減少。對于同樣的誤差要求，可以減少6-bit半增益MDAC電路中的余量放大器所消耗的電流，從而降低了流水線逐次逼近模數轉換器的功耗。
【IPC分類】H03M1/38
【公開號】CN105119603
【申請?zhí)枴緾N201510560510
【發(fā)明人】高武, 薛菲菲, 王佳, 魏曉敏, 胡永才
【申請人】西北工業(yè)大學
【公開日】2015年12月2日
【申請日】2015年9月6日