基于fpga的通用雙向計數(shù)器的優(yōu)化實現(xiàn)方法
【技術領域】
[0001] 本發(fā)明涉及集成電路技術領域，尤其涉及基于FPGA的通用雙向計數(shù)器的優(yōu)化實 現(xiàn)方法。
【背景技術】
[0002] 現(xiàn)場可編程門陣列（Field - Programmable Gate Array，F(xiàn)PGA)是一種具有豐富 硬件資源、強大并行處理能力和靈活可重配置能力的邏輯器件。這些特征使得FPGA在數(shù)據(jù) 處理、通信、網絡等很多領域得到了越來越多的廣泛應用。
[0003] 加法是最常用的邏輯結構，F(xiàn)PGA內部之所以有算數(shù)邏輯結構主要是為了對加法的 速率和實現(xiàn)進行優(yōu)化。圖1為目標計數(shù)器的寄存器傳輸級（RTL)視圖，對如圖1所示的RTL 邏輯進行邏輯映射，即可得到如圖2所示的一種常用的通用雙向計數(shù)器的邏輯映射圖。邏 輯映射后，查找表（Look-Up-Table，LUT)的用量即為需要關注的邏輯資源使用量?？梢钥?出，在現(xiàn)有技術方案中，對于每一個進位位，都需要使用一個4輸入LUT實現(xiàn)加減法操作，對 于每個輸入不為一的加數(shù)，都需要額外的LUT來產生加數(shù)信號。圖2中，對于每一位都是采 用三個LUT來分別實現(xiàn)當前位的第一加數(shù)、第二加數(shù)和和數(shù)的邏輯運算的，進而通過進位 鏈結構實現(xiàn)計數(shù)器累加。在如圖1所示的通用雙向計數(shù)器的邏輯結構中，其邏輯資源使用 量取決于輸入數(shù)據(jù)的位寬，具體為：LUT數(shù)量=3X輸入數(shù)據(jù)位寬。輸入數(shù)據(jù)的位寬越大，邏 輯資源的使用量消耗就會成倍的增長，因此如何充分利用FPGA的結構特性優(yōu)化設計，把資 源的使用減少到最少，并且使速度更快，是亟待解決的問題。

【發(fā)明內容】

[0004] 本發(fā)明的目的是針對現(xiàn)有技術的缺陷，提供了一種基于FPGA的通用雙向計數(shù)器 的優(yōu)化實現(xiàn)方法，對于每一位的邏輯運算都省去了一個查找表資源的占用，同時也有效的 降低了邏輯時延，實現(xiàn)了對芯片效率和面積的優(yōu)化。
[0005] 在第一方面，本發(fā)明實施例提供了一種基于FPGA的通用雙向計數(shù)器的優(yōu)化實現(xiàn) 方法，包括：
[0006] 通過第一查找表邏輯輸出第一加數(shù)；
[0007] 將所述計數(shù)器的四個邏輯輸入信號全部輸入第二查找表，邏輯運算后輸出和數(shù)；
[0008] 通過繞線結構持續(xù)選通第一加數(shù)為進位選通器的第一輸入信號；其中所述繞線結 構的輸入為所述第一加數(shù)和所述第二查找表的一個邏輯輸入信號；
[0009] 所述進位選通器根據(jù)所述和數(shù)進行邏輯選通第一輸入信號或第二輸入信號得到 進位輸出信號；其中所述第二輸入信號為進位輸入信號；
[0010] 將所述進位輸入信號與所述和數(shù)進行異或邏輯運算，得到所述計數(shù)器當前位的輸 出結果。
[0011] 優(yōu)選的，所述通過第一查找表邏輯輸出第一加數(shù)具體為：
[0012] 對第一查找表進行配置，使所述第一查找表根據(jù)輸入的選擇信號和下載信號邏輯 輸出第一加數(shù)。
[0013] 進一步優(yōu)選的，所述方法還包括，在所述第一查找表中配置存儲有常變量，通過所 述選擇信號選擇所述常變量的正值或負值參與所述第一加數(shù)的邏輯運算。
[0014] 優(yōu)選的，所述將所述計數(shù)器的四個邏輯輸入信號全部輸入第二查找表，邏輯運算 后輸出和數(shù)具體為：
[0015] 對第二查找表進行配置，使所述第二查找表根據(jù)輸入的選擇信號、下載信號、進位 信號和數(shù)據(jù)輸入信號邏輯輸出所述和數(shù)。
[0016] 進一步優(yōu)選的，所述方法還包括，在所述第二查找表中配置存儲有常變量，通過所 述選擇信號選擇所述常變量的正值或負值參與所述和數(shù)的邏輯運算。
[0017] 優(yōu)選的，所述FPGA具體為CME M5或CME M7FPGA器件。
[0018] 本發(fā)明實施例提供的基于FPGA的通用雙向計數(shù)器的優(yōu)化實現(xiàn)方法，基于CME M5/ M7所特有的繞線結構，持續(xù)選通第一加數(shù)為進位選通器的第一輸入信號，并無效了第二查 找表的邏輯輸入信號到進位選通器的信號連接，使得可以通過一個4輸入的LUT將第一加 數(shù)和第二加數(shù)的邏輯輸入進行合并，僅使用一個4輸入的查找表即可完成根據(jù)輸入的選擇 信號、下載信號、進位信號和數(shù)據(jù)輸入信號，邏輯輸出計數(shù)器當前位的和數(shù)，從而對于每一 位的邏輯運算都省去了一個查找表資源的占用，同時也有效的降低了邏輯時延，實現(xiàn)了對 芯片效率和面積的優(yōu)化。
【附圖說明】
[0019] 圖1為現(xiàn)有技術提供的目標計數(shù)器的寄存器傳輸級視圖；
[0020] 圖2為現(xiàn)有技術提供的一種通用雙向計數(shù)器的邏輯映射圖；
[0021] 圖3為本發(fā)明實施例提供的CME M5/M7FPGA器件的邏輯單元架構示意圖；
[0022] 圖4為本發(fā)明實施例提供的一種基于FPGA的通用雙向計數(shù)器的優(yōu)化實現(xiàn)方法；
[0023] 圖5為本發(fā)明實施例提供的一種優(yōu)化后的通用雙向計數(shù)器的邏輯映射圖。
【具體實施方式】
[0024] 下面通過附圖和實施例，對本發(fā)明的技術方案做進一步的詳細描述。
[0025] 本發(fā)明下述實施例中的方法是基于CME M5或CME M7FPGA器件實現(xiàn)的，為更好的 理解本發(fā)明實施例提供的技術方案，首先對CME M5/M7FPGA器件的邏輯結構進行簡單說明。
[0026] 如圖3所示，圖3為CME M5/M7FPGA器件中的一個邏輯單元架構的示意圖，CME M5/ M7FPGA器件包括多個這樣的邏輯單元。在一個邏輯單元中，由三個4輸入的LUT (01ut4， 401ut4和411ut4)、2個寄存器、進位、級聯(lián)和算術邏輯組成。其中，LUT的本質就是一個RAM， 目前FPGA中多使用4輸入LUT，所以每一個LUT可以被看做是有4條地址線的RAM。當用 戶通過原理圖或者HDL語言描述一個邏輯電路后，F(xiàn)PGA開發(fā)軟件會自動計算邏輯電路的所 有可能結果，并把結果事先寫入RAM中。這樣每輸入一個信號進行邏輯運算就等于輸入一 個地址進行查表，找出地址對應的內容并輸出即可。LUT可以實現(xiàn)和邏輯電路相同的功能。 但是與邏輯電路不同的是，LUT的實現(xiàn)的功能由輸入決定而不是電路復雜度，LUT結果的生 成會有一定的尋址延遲。因此，減少LUT的資源使用量，可以有效的降低芯片的邏輯時延， 能夠實現(xiàn)對芯片效率和面積的優(yōu)化。
[0027] 與其他FPGA芯片不同的是，CME M5/M7FPGA器件的結構中包括有一個選通器a0， 作為繞線結構出現(xiàn)，可以持續(xù)選通01ut4的輸出信號，同時無效401ut4的一個邏輯輸入信 號到選通器cl的信號連接。本發(fā)明下述各實施例提供的基于FPGA的通用雙向計數(shù)器的優(yōu) 化實現(xiàn)方法，正是利用上述繞線結構來實現(xiàn)的。
[0028] 為便于與現(xiàn)有技術的圖2進行比，下述各實施例所提供的附圖中僅給出了本發(fā)明 在CME M5/M7器件中實現(xiàn)通用雙向計數(shù)器所用資源部分的示意圖，并且圖中第一查找表 LUTl與圖3中的01ut4、第二查找表LUT2與圖3中的401ut4、繞線結構a0與圖3中的選通 器a0、進位選通器MUXCY與圖3中的選通器cl、異或XORCY與圖3中的異或門，分別為一一 對應關系。
[0029] 圖4為本發(fā)明實施例提供的基于FPGA的通用雙向計數(shù)器的優(yōu)化實現(xiàn)方法，圖5為 本發(fā)明實施例提供的一種優(yōu)化后的通用雙向計數(shù)器的邏輯映射圖。通用雙向計數(shù)器是由帶 進位鏈結構的多個1比特加法器組成的，用戶可以指定任意寬度的數(shù)據(jù)輸入。下面結合圖 4、圖5對本發(fā)明所采用的優(yōu)化實現(xiàn)方法進行進一步的詳細說明。
[0030] 如圖5所示，每一位加法的邏輯運算由一個4輸入的第一查找表LUT1、一個4輸 入的第二查找表LUT2、一個繞線結構a0、一個進位選通器MUXCY和一個異或XORCY來完成。 LUTl和LUT2均可以最多處理任意邏輯組合的4個變量。其中，在CME M5或CME M7中，LUTl 等于加法的一個操作數(shù)，是CME M5或CME M7架構上的一個強制約束。