專利名稱：實(shí)現(xiàn)多個(gè)計(jì)數(shù)的計(jì)數(shù)器及其方法
技術(shù)領(lǐng)域：
本發(fā)明一般來說涉及計(jì)數(shù)器電路，更加具體地說，涉及可以寫入在不同時(shí)間用不同方法跟蹤多個(gè)連續(xù)事件的不同計(jì)數(shù)值的計(jì)數(shù)器電路。
背景技術(shù)：
計(jì)數(shù)器已經(jīng)出現(xiàn)許多年了。諸如仿真器、邏輯分析器、以及其它邏輯數(shù)字應(yīng)用場合之類的許多系統(tǒng)都使用計(jì)數(shù)器作為測量時(shí)間長度的裝置和用于計(jì)數(shù)事件發(fā)生的特定數(shù)目的裝置。在許多這樣的系統(tǒng)中，通常期望得到時(shí)間上連續(xù)的多個(gè)計(jì)數(shù)。當(dāng)前，對于多個(gè)連續(xù)計(jì)數(shù)的應(yīng)用，大多數(shù)系統(tǒng)對于每個(gè)連續(xù)的計(jì)數(shù)使用單個(gè)計(jì)數(shù)器。
因此，存在提供改進(jìn)的能夠代替多個(gè)單個(gè)計(jì)數(shù)器的計(jì)數(shù)器電路的需要。這個(gè)改進(jìn)的計(jì)數(shù)器電路可以是一個(gè)可寫入的計(jì)數(shù)器。這個(gè)可寫入的計(jì)數(shù)器應(yīng)該能寫入不同的計(jì)數(shù)值，用于以不同的計(jì)數(shù)跟蹤多個(gè)連續(xù)的事件。
本發(fā)明的概述按照本發(fā)明的一個(gè)實(shí)施例，本發(fā)明的一個(gè)目的是提供一種改進(jìn)的計(jì)數(shù)器電路。
本發(fā)明的另一個(gè)目的是提供一種改進(jìn)的可寫入的計(jì)數(shù)器電路。
本發(fā)明的下一個(gè)目的是提供一種改進(jìn)和可寫入的計(jì)數(shù)器電路，所述的可寫入的計(jì)數(shù)器電路可以寫入不同的計(jì)數(shù)值，以便以不同的計(jì)數(shù)跟蹤多個(gè)連續(xù)的事件。
本發(fā)明的下一個(gè)目的是提供一種改進(jìn)的可以替換多個(gè)單個(gè)計(jì)數(shù)器的計(jì)數(shù)器電路。
按照本發(fā)明的一個(gè)實(shí)施例，公開了一種能夠?qū)崿F(xiàn)多個(gè)連續(xù)計(jì)數(shù)的一種可寫入的計(jì)數(shù)器電路?？蓪懭氲挠?jì)數(shù)器電路使用了可以監(jiān)視一系列特定事件的一個(gè)計(jì)數(shù)器。將一個(gè)數(shù)據(jù)存儲器件連接到這個(gè)計(jì)數(shù)器上，以便給這個(gè)計(jì)數(shù)器寫入每個(gè)連續(xù)計(jì)數(shù)的計(jì)數(shù)器值。一個(gè)控制邏輯電路連接到計(jì)數(shù)器并且連接到數(shù)據(jù)存儲電路，以便給計(jì)數(shù)器和數(shù)據(jù)存儲器件寫入計(jì)數(shù)器的值。
按照本發(fā)明的另一個(gè)實(shí)施例，公開了一種提供可寫入的計(jì)數(shù)器電路的方法，所述的可寫入的計(jì)數(shù)器電路能夠?qū)崿F(xiàn)多個(gè)連續(xù)的計(jì)數(shù)。這個(gè)方法包括如下步驟提供用于監(jiān)視一系列特定事件的一個(gè)計(jì)數(shù)器；提供連接到計(jì)數(shù)器的一個(gè)數(shù)據(jù)存儲器件，用于給計(jì)數(shù)器寫入每個(gè)連續(xù)計(jì)數(shù)的計(jì)數(shù)器值；和，提供連接到計(jì)數(shù)器并且連接到數(shù)據(jù)存儲電路的一個(gè)控制邏輯電路，用于給計(jì)數(shù)器和數(shù)據(jù)存儲器件寫入計(jì)數(shù)器值。
從以下結(jié)合


的本發(fā)明的優(yōu)選實(shí)施例的更加具體的描述中，本發(fā)明的上述目的和其它目的、特征、和優(yōu)點(diǎn)都將變成顯而易見。
附圖的簡要說明圖1是用于實(shí)現(xiàn)多個(gè)連續(xù)計(jì)數(shù)的一個(gè)計(jì)數(shù)器的簡化功能方塊圖。
優(yōu)選實(shí)施例的詳細(xì)描述現(xiàn)在參照圖1，其中表示用于實(shí)現(xiàn)多個(gè)連續(xù)計(jì)數(shù)的一個(gè)可寫入的計(jì)數(shù)器電路10(下面稱之為可寫入的計(jì)數(shù)器電路10)。可寫入的計(jì)數(shù)器電路10使用計(jì)數(shù)器12監(jiān)視一系列特定的事件。計(jì)數(shù)器12有一個(gè)時(shí)鐘輸入端(CK)，用于接收運(yùn)行時(shí)間時(shí)鐘信號。計(jì)數(shù)器12還有一個(gè)計(jì)數(shù)起動(EN)輸入端，用于接收起動和禁止計(jì)數(shù)器12的信號，并且還有一個(gè)數(shù)據(jù)寫入輸入端(LD)，用于接收通知計(jì)數(shù)器12寫入一個(gè)新的計(jì)數(shù)值的信號。在圖1所示的實(shí)施例中，計(jì)數(shù)器12是一個(gè)8位的遞減計(jì)數(shù)器。因此，計(jì)數(shù)器12有8個(gè)輸入端，用于接收要寫入計(jì)數(shù)器12的數(shù)據(jù)。應(yīng)該注意的是，計(jì)數(shù)器12可以是一個(gè)遞增的或遞減的計(jì)數(shù)器，并且可以是任何位數(shù)。計(jì)數(shù)器12的容量和類型不應(yīng)看成是對本發(fā)明的范圍的限制。
計(jì)數(shù)器12連接到一個(gè)數(shù)據(jù)寫入設(shè)備14。使用數(shù)據(jù)寫入設(shè)備14給計(jì)數(shù)器12寫入所述的可寫入的計(jì)數(shù)器電路10要完成的每個(gè)連續(xù)的計(jì)數(shù)的計(jì)數(shù)器值。數(shù)據(jù)是通過數(shù)據(jù)總線16寫入數(shù)據(jù)寫入設(shè)備14的。在圖1所示的實(shí)施例中，數(shù)據(jù)寫入設(shè)備14是一個(gè)多寄存器流水線。多寄存器流水線由多個(gè)寄存器18A-18C構(gòu)成。在圖1所示的實(shí)施例中，表示出3個(gè)寄存器流水線。然而，這個(gè)流水線數(shù)據(jù)通道可以包含任何數(shù)目的寄存器18A-18C。通過移動數(shù)據(jù)使其經(jīng)過多寄存器流水線數(shù)據(jù)通道進(jìn)入計(jì)數(shù)器12，就可把數(shù)據(jù)經(jīng)總線16寫入計(jì)數(shù)器12。
可寫入的計(jì)數(shù)器電路10使用多個(gè)信號線給計(jì)數(shù)器12寫入新的計(jì)數(shù)器值。NPCNTWR是用來使數(shù)據(jù)時(shí)鐘信號輸入計(jì)數(shù)器12和多個(gè)寄存器18A-18C的一個(gè)信號線。對于圖1所示的實(shí)施例，NPCNTWR信號是一個(gè)低電平有效的信號。進(jìn)而，在本實(shí)施例中，當(dāng)給計(jì)數(shù)器12寫入一個(gè)值時(shí)，NPCNTWR信號必須經(jīng)流水線寄存器18寫入4個(gè)相繼的計(jì)數(shù)值。這些值對應(yīng)于每個(gè)連續(xù)的計(jì)數(shù)序列的計(jì)數(shù)值。
使用一個(gè)“LOAD”信號線來起動計(jì)數(shù)器12以寫入數(shù)據(jù)。在圖1所示的實(shí)施例中，“LOAD”信號是一個(gè)高電平有效的信號。當(dāng)要為計(jì)數(shù)器12寫入一個(gè)數(shù)據(jù)值時(shí)，“LOAD”信號必須被認(rèn)定為高電平。
使用一個(gè)“COUNTEN”信號來起動計(jì)數(shù)器12操作以增加/減小(取決于計(jì)數(shù)器12的類型)計(jì)數(shù)器值。在圖1所示的實(shí)施例中，“COUNTEN”信號是一個(gè)高電平有效的信號。所以，當(dāng)計(jì)數(shù)器12裝有初始的計(jì)數(shù)值時(shí)，“COUNTEN”信號被認(rèn)定為低電平。當(dāng)在運(yùn)行時(shí)間要為計(jì)數(shù)器12寫入一個(gè)新的值時(shí)，“COUNTEN”信號是高電平。
可寫入的計(jì)數(shù)器電路10還還使用一個(gè)“CLOCK“信號?！癈LOCK”信號是一個(gè)高速時(shí)鐘信號，向計(jì)數(shù)器12提供運(yùn)行時(shí)間時(shí)鐘信號。
可寫入的計(jì)數(shù)器電路10有一個(gè)控制邏輯電路20。控制邏輯電路20用于控制在計(jì)數(shù)器12和數(shù)據(jù)寫入設(shè)備14中的數(shù)據(jù)值的寫入?？刂七壿嬰娐?0由多個(gè)邏輯門組成。或門22的一個(gè)輸入端連接到“CLOCK”信號?！癈LOCK”信號與“COUNTEN”信號和計(jì)數(shù)器12輸出的一個(gè)反向最終計(jì)數(shù)信號進(jìn)行或操作?；蜷T22的輸出(COUNT_CLK)通過一個(gè)與門，并且用作計(jì)數(shù)器12的一個(gè)時(shí)鐘信號(CNT-CLK)。
當(dāng)計(jì)數(shù)器12到達(dá)它的最終計(jì)數(shù)時(shí)，計(jì)數(shù)器12的最終計(jì)數(shù)輸出(TC)認(rèn)定為高電平。TC輸出作為計(jì)數(shù)器的最終計(jì)數(shù)值(CNT-TC)的輸入信號反饋到控制邏輯電路20。使用CNT-TC信號作為或門26的一個(gè)輸入信號。CNT-TC信號在或門26與“LOAD”信號進(jìn)行或操作。當(dāng)計(jì)數(shù)器12到達(dá)最終計(jì)數(shù)時(shí)，迫使或門26的輸出(CNT-LOAD)為高電平?！癈NT-TC”信號還要在或門22與“CLOCK“信號進(jìn)行或操作，以便“接入”“COUNT-CLK”或“RUN-LOAD-CLK”。
“COUNTEN”信號由反相器32反相，并且用作或門30的一個(gè)輸入?！癈LOCK”信號也由反相器34反相，并且用作或門30的第二個(gè)輸入。當(dāng)“CNT-TC”信號為高電平時(shí)，計(jì)數(shù)器12的TC輸出CNT-TC由反相器28反相，這又使一個(gè)反相的時(shí)鐘信號(NCLOCK)能通過或門30并且以一個(gè)新的計(jì)數(shù)器值鎖存，所述的新的計(jì)數(shù)器值當(dāng)前正保持在數(shù)據(jù)寫入設(shè)備14的最后一個(gè)寄存器18C中。這樣就通過信號“RUN-LOAD-CLK”和“LOAD-CLK”使保持在寄存器18A和18B中的流水線數(shù)據(jù)還前移。一旦一個(gè)新的值寫入計(jì)數(shù)器12，“CNT-TC”認(rèn)定為低電平，“CNT-LOAD”為低電平，“RUN-LOAD-CLK”為高電平，并且“COUNT-CLK”為低電平(在或門22經(jīng)CLOCK信號)，從而使計(jì)數(shù)器12可以在下一個(gè)CLOCK信號的上升沿增加/減小計(jì)數(shù)。在每個(gè)最終計(jì)數(shù)都要發(fā)生這個(gè)過程。
雖然參照本發(fā)明的優(yōu)選實(shí)施例具體地表示并描述了本發(fā)明，但本領(lǐng)域的普通技術(shù)人員可以理解，在不偏離本發(fā)明的構(gòu)思和范圍的條件下可以進(jìn)行上述的和其它的形式上的和細(xì)節(jié)方面的改變。
權(quán)利要求
1．一種能夠?qū)崿F(xiàn)多個(gè)連續(xù)計(jì)數(shù)的可寫入的計(jì)數(shù)器電路，包括以下的組合一個(gè)計(jì)數(shù)器，用于監(jiān)視一系列指定的事件；一個(gè)數(shù)據(jù)存儲器件，它連接到所述的計(jì)數(shù)器，用于對于每個(gè)所述的連續(xù)的計(jì)數(shù)給所述的計(jì)數(shù)器寫入計(jì)數(shù)器值；一個(gè)控制邏輯電路，連接到所述的計(jì)數(shù)器并且連接到所述的數(shù)據(jù)存儲器件，用于給所述計(jì)數(shù)器和所述數(shù)據(jù)存儲器件寫入所述計(jì)數(shù)器值。
2．根據(jù)權(quán)利要求1所述的能夠?qū)崿F(xiàn)多個(gè)連續(xù)計(jì)數(shù)的可寫入的計(jì)數(shù)器電路，其特征在于所述的數(shù)據(jù)存儲器件是至少一個(gè)寄存器。
3．根據(jù)權(quán)利要求1所述的能夠?qū)崿F(xiàn)多個(gè)連續(xù)計(jì)數(shù)的可寫入的計(jì)數(shù)器電路，其特征在于所述的數(shù)據(jù)存儲器件是多個(gè)寄存器，其中所述多個(gè)寄存器中的每個(gè)寄存器都連接到它后邊的緊接著的一個(gè)寄存器上，并且所述的多個(gè)寄存器中的最后一個(gè)寄存器連接到所述的計(jì)數(shù)器。
4．根據(jù)權(quán)利要求3所述的能夠?qū)崿F(xiàn)多個(gè)連續(xù)計(jì)數(shù)的可寫入的計(jì)數(shù)器電路，其特征在于還包括一個(gè)數(shù)據(jù)總線，所述的數(shù)據(jù)總線連接到所述多個(gè)寄存器中的第一個(gè)寄存器，用于給所述的多個(gè)寄存器寫入所述的計(jì)數(shù)器值。
5．根據(jù)權(quán)利要求1所述的能夠?qū)崿F(xiàn)多個(gè)連續(xù)計(jì)數(shù)的可寫入的計(jì)數(shù)器電路，其特征在于所述的可寫入的計(jì)數(shù)器還包括一個(gè)起動信號，它耦合到所述計(jì)數(shù)器，當(dāng)所述計(jì)數(shù)器寫入所述的計(jì)數(shù)器值之一時(shí)能用于起動所述計(jì)數(shù)器和用于禁止所述的計(jì)數(shù)器。
6．根據(jù)權(quán)利要求5所述的能夠?qū)崿F(xiàn)多個(gè)連續(xù)計(jì)數(shù)的可寫入的計(jì)數(shù)器電路，其特征在于所述的控制邏輯電路包括第一時(shí)鐘信號線，對寫入所述數(shù)據(jù)存儲器件的數(shù)據(jù)計(jì)時(shí)；寫入信號線，向所述計(jì)數(shù)器發(fā)出信號要從所述數(shù)據(jù)存儲器件寫入下一個(gè)計(jì)數(shù)器值；第二時(shí)鐘信號線，用于向所述計(jì)數(shù)器提供一個(gè)運(yùn)行時(shí)間時(shí)鐘信號；最終計(jì)數(shù)信號線，它連接到所述控制邏輯電路，向所述控制邏輯電路發(fā)出信號要給所述的計(jì)數(shù)器寫入一個(gè)新的計(jì)數(shù)器值。
7．根據(jù)權(quán)利要求6所述的能夠?qū)崿F(xiàn)多個(gè)連續(xù)計(jì)數(shù)的可寫入的計(jì)數(shù)器電路，其特征在于所述的控制邏輯電路還包括第一邏輯門，它的第一輸入端連接到一個(gè)反相起動信號，它的第二輸入端連接到所述第二時(shí)鐘信號線，它的第三輸入端連接到所述最終計(jì)數(shù)信號線；第二邏輯門，它的第一輸入端連接到所述反相起動信號，它的第二輸入端連接到一個(gè)反相第二時(shí)鐘信號線，它的第三輸入端連接到一個(gè)反相最終計(jì)數(shù)信號線；第三邏輯門，它的第一輸入端連接到所述最終計(jì)數(shù)信號線，它的第二輸入端連接到所述寫入信號線；第四邏輯門，它的第一輸入端連接到所述第二邏輯門的輸出，它的第二輸入端連接到所述第一時(shí)鐘信號線；第五邏輯門，它的第一輸入端連接到所述第四邏輯門的輸出，它的第二輸入端連接到所述第一邏輯門的輸出。
8．根據(jù)權(quán)利要求7所述的能夠?qū)崿F(xiàn)多個(gè)連續(xù)計(jì)數(shù)的可寫入的計(jì)數(shù)器電路，其特征在于所述第一邏輯門、所述第二邏輯門、所述第三邏輯門全是或門。
9．根據(jù)權(quán)利要求7所述的能夠?qū)崿F(xiàn)多個(gè)連續(xù)計(jì)數(shù)的可寫入的計(jì)數(shù)器電路，其特征在于所述第四邏輯門和所述第五邏輯門全是與門。
10．一種能夠?qū)崿F(xiàn)多個(gè)連續(xù)計(jì)數(shù)的可寫入的計(jì)數(shù)器電路，包括以下的組合一個(gè)計(jì)數(shù)器，用于監(jiān)視一系列指定的事件；一個(gè)數(shù)據(jù)存儲器件，它連接到所述的計(jì)數(shù)器，用于對于每個(gè)所述的連續(xù)的計(jì)數(shù)給所述的計(jì)數(shù)器寫入計(jì)數(shù)器值，其中所述的數(shù)據(jù)存儲器件是多個(gè)寄存器，所述多個(gè)寄存器中的每一個(gè)連接到后面緊跟著的寄存器，所述多個(gè)寄存器中的最后一個(gè)寄存器連接到所述計(jì)數(shù)器；一個(gè)數(shù)據(jù)總線，它連接到所述多個(gè)寄存器中的第一個(gè)寄存器，用于為所述多個(gè)寄存器寫入所述計(jì)數(shù)器值；一個(gè)起動信號，它耦合到所述計(jì)數(shù)器，當(dāng)所述計(jì)數(shù)器寫入所述計(jì)數(shù)器值之一時(shí)用于起動所述計(jì)數(shù)器和用于禁止所述計(jì)數(shù)器；和控制邏輯電路，它連接到所述計(jì)數(shù)器并且連接到所述數(shù)據(jù)存儲器件，用于給所述計(jì)數(shù)器和所述數(shù)據(jù)存儲器件寫入所述計(jì)數(shù)器值，所述的控制邏輯電路包括第一時(shí)鐘信號線，對寫入所述數(shù)據(jù)存儲器件的數(shù)據(jù)計(jì)時(shí)；寫入信號線，向所述計(jì)數(shù)器發(fā)出信號要從所述數(shù)據(jù)存儲器件寫入下一個(gè)計(jì)數(shù)器值；第二時(shí)鐘信號線，用于向所述計(jì)數(shù)器提供一個(gè)運(yùn)行時(shí)間時(shí)鐘信號；最終計(jì)數(shù)信號線，它連接到所述控制邏輯電路，向所述控制邏輯電路發(fā)出信號要給所述的計(jì)數(shù)器寫入一個(gè)新的計(jì)數(shù)器值；第一邏輯門，它的第一輸入端連接到一個(gè)反相起動信號，它的第二輸入端連接到所述第二時(shí)鐘信號線，它的第三輸入端連接到所述最終計(jì)數(shù)信號線；第二邏輯門，它的第一輸入端連接到所述反相起動信號，它的第二輸入端連接到一個(gè)反相第二時(shí)鐘信號線，它的第三輸入端連接到一個(gè)反相最終計(jì)數(shù)信號線；第三邏輯門，它的第一輸入端連接到所述最終計(jì)數(shù)信號線，它的第二輸入端連接到所述寫入信號線；第四邏輯門，它的第一輸入端連接到所述第二邏輯門的輸出端，它的第二輸入端連接到所述第一時(shí)鐘信號線；第五邏輯門，它的第一輸入端連接到所述第四邏輯門的輸出端，它的第二輸入端連接到所述第一邏輯門的輸出端。
11．根據(jù)權(quán)利要求10所述的能夠?qū)崿F(xiàn)多個(gè)連續(xù)計(jì)數(shù)的可寫入的計(jì)數(shù)器電路，其特征在于所述第一邏輯門、所述第二邏輯門、所述第三邏輯門全是或門。
12．根據(jù)權(quán)利要求10所述的能夠?qū)崿F(xiàn)多個(gè)連續(xù)計(jì)數(shù)的可寫入的計(jì)數(shù)器電路，其特征在于所述第四邏輯門和所述第五邏輯門全是與門。
13.一種提供能夠?qū)崿F(xiàn)多個(gè)連續(xù)計(jì)數(shù)的可寫入的計(jì)數(shù)器電路的方法，包括以下的步驟提供一個(gè)計(jì)數(shù)器，用于監(jiān)視一系列指定的事件；提供一個(gè)數(shù)據(jù)存儲器件，它連接到所述的計(jì)數(shù)器，用于對于每個(gè)所述的連續(xù)的計(jì)數(shù)給所述的計(jì)數(shù)器寫入計(jì)數(shù)器值；提供一個(gè)控制邏輯電路，連接到所述的計(jì)數(shù)器并且連接到所述的數(shù)據(jù)存儲器件，用于給所述計(jì)數(shù)器和所述數(shù)據(jù)存儲器件寫入所述計(jì)數(shù)器值。
14．根據(jù)權(quán)利要求13所述的方法，其特征在于提供所述的數(shù)據(jù)存儲器件的所述步驟還包括如下步驟提供多個(gè)寄存器，其中所述多個(gè)寄存器中的每個(gè)寄存器都連接到它后邊的緊接著的一個(gè)寄存器上，并且所述的多個(gè)寄存器中的最后一個(gè)寄存器連接到所述的計(jì)數(shù)器。
15．根據(jù)權(quán)利要求13所述的方法，其特征在于還包括如下步驟提供一個(gè)數(shù)據(jù)總線，所述的數(shù)據(jù)總線連接到所述多個(gè)寄存器中的第一個(gè)寄存器，用于給所述的多個(gè)寄存器寫入所述的計(jì)數(shù)器值。
16．根據(jù)權(quán)利要求13所述的方法，其特征在于所述的提供可寫入的計(jì)數(shù)器的說步驟還包括如下步驟提供一個(gè)起動信號，它耦合到所述計(jì)數(shù)器，當(dāng)所述計(jì)數(shù)器寫入所述的計(jì)數(shù)器值之一時(shí)用于起動所述計(jì)數(shù)器和用于禁止所述的計(jì)數(shù)器。
17．根據(jù)權(quán)利要求14所述的方法，其特征在于提供所述的控制邏輯電路的所述步驟包括如下步驟提供第一時(shí)鐘信號線，對寫入所述數(shù)據(jù)存儲器件的數(shù)據(jù)計(jì)時(shí)；提供寫入信號線，向所述計(jì)數(shù)器發(fā)出信號要從所述數(shù)據(jù)存儲器件寫入下一個(gè)計(jì)數(shù)器值；提供第二時(shí)鐘信號線，用于向所述計(jì)數(shù)器提供一個(gè)運(yùn)行時(shí)間時(shí)鐘信號；提供最終計(jì)數(shù)信號線，它連接到所述控制邏輯電路，向所述控制邏輯電路發(fā)出信號要給所述的計(jì)數(shù)器寫入一個(gè)新的計(jì)數(shù)器值。
18．根據(jù)權(quán)利要求17所述的方法，其特征在于提供所述的控制邏輯電路的所述步驟還包括如下步驟提供第一邏輯門，一個(gè)反相起動信號耦合到它的第一輸入端，它的第二輸入端連接到所述第二時(shí)鐘信號線，它的第三輸入端連接到所述最終計(jì)數(shù)信號線；提供第二邏輯門，它的第一輸入端連接到所述反相起動信號，它的第二輸入端連接到一個(gè)反相第二時(shí)鐘信號線，它的第三輸入端連接到一個(gè)反相最終計(jì)數(shù)信號線；提供第三邏輯門，它的第一輸入端連接到所述最終計(jì)數(shù)信號線，它的第二輸入端連接到所述寫入信號線；提供第四邏輯門，它的第一輸入端連接到所述第二邏輯門的輸出端，它的第二輸入端連接到所述第一時(shí)鐘信號線；提供第五邏輯門，它的第一輸入端連接到所述第四邏輯門的輸出，它的第二輸入端連接到所述第一邏輯門的輸出端。
19．根據(jù)權(quán)利要求18所述的方法，其特征在于所述第一邏輯門、所述第二邏輯門、所述第三邏輯門全是或門。
20．根據(jù)權(quán)利要求18所述的方法，其特征在于所述第四邏輯門和所述第五邏輯門全是與門。
全文摘要
一種能夠?qū)崿F(xiàn)多個(gè)連續(xù)計(jì)數(shù)的可寫入的計(jì)數(shù)器電路?？蓪懭氲挠?jì)數(shù)器電路使用一個(gè)計(jì)數(shù)器,用于監(jiān)視一系列指定的事件。一個(gè)數(shù)據(jù)存儲器件連接到計(jì)數(shù)器,用于對于每個(gè)所述的連續(xù)的計(jì)數(shù)給所述的計(jì)數(shù)器寫入計(jì)數(shù)器值。一個(gè)控制邏輯電路連接到計(jì)數(shù)器并且連接到數(shù)據(jù)存儲器件,用于給計(jì)數(shù)器和數(shù)據(jù)存儲器件寫入計(jì)數(shù)器值。
文檔編號H03K23/00GK1287715SQ99801893
公開日2001年3月14日 申請日期1999年10月20日 優(yōu)先權(quán)日1998年10月26日
發(fā)明者保羅·巴納 申請人:密克羅奇普技術(shù)公司