出信號Di也相同。
[0064]優(yōu)選地，所述比較器2包括與非門和電壓比較器2，所述電壓比較器2的正向輸入端連接所述第一電容陣列DAC_P的輸出端，所述電壓比較器2的負(fù)向輸入端連接所述第二電容陣列DAC_N的輸出端，所述電壓比較器2的輸出端連接一個與非門的輸入端，所述與非門的輸出端輸出第一控制信號；所述電壓比較器2使能端連接所述或門的輸出端。
[0065]在本實例中，所述電壓比較器2的正向輸入端電壓V+，采集為輸入信號VINP的電壓；所述電壓比較器2的反向輸入端電壓V-，采集為輸入電壓VINN的電壓，當(dāng)所述電壓比較器2比較時，如果是電壓V+大于電壓V-時，則比較器2的輸出結(jié)果為Outp = I，Outn =0，如果是電壓V+小于電壓V-時，則比較器2的輸出結(jié)果為Outp = O，Outn = I，如果電壓V+等于電壓V-時，則Outp = Outn，且不管所述電壓比較器2的比較結(jié)果如何，所述電壓比較器2經(jīng)過與非門，輸出端第一控制信號均為高電平。
[0066]優(yōu)選地，所述順序脈沖發(fā)生器3包括N個D觸發(fā)器DFF1、N-1個反相器INV與電源VDD，其中，N為不小于3的正整數(shù)，所述采樣信號連接每個D觸發(fā)器DFFl的復(fù)位端，所述第一控制信號連接每個所述D觸發(fā)器DFFl的時鐘端；其中，第一個D觸發(fā)器DFFl的輸入端D連接電源VDD，每個D觸發(fā)器DFFl的輸出端Q依次連接其下一個D觸發(fā)器DFFl的輸入端D ；且第一個至第N個D觸發(fā)器DFFl的輸出端Q依次輸出第一輸出信號Clkl至第一輸出信號ClkN,所述第一個至第N-1個D觸發(fā)器DFFl的輸出端Q依次對應(yīng)連接第一個至第N-1個反相器的輸入端，且每個所述反相器的輸出端依次連接所述異步逐次逼近型寄存器4。
[0067]在本實例中，所述反相器的輸出端連接所述異步逐次逼近型寄存器4的復(fù)位端，控制其在所述比較器2開始比較之前，依次選通所述異步逐次逼近型寄存器4中D觸發(fā)器DFF2，使其恰好能接收每次比較器2產(chǎn)生上升沿脈沖，并且N個D觸發(fā)器的個數(shù)至少為四個。
[0068]優(yōu)選地，所述異步逐次逼近型寄存器4包括N個D觸發(fā)器DFF2，N為不小于3的正整數(shù)，其中，第一個至第N個D觸發(fā)器DFF2的鎖存端一一對應(yīng)連接第一輸出信號Clkl至第一輸出信號ClkN，所述采樣信號連接第一個D觸發(fā)器DFF2的復(fù)位端，且其中第一個至第N-1個反相器的輸出端一一對應(yīng)連接第二個至第N個D觸發(fā)器DFF2的復(fù)位端，所述電壓比較器2的輸出端連接每個D觸發(fā)器DFF2的輸入端D，所述第一控制信號與每個所述D觸發(fā)器DFF2的時鐘端相連；第一個至第N個D觸發(fā)器DFF2的輸出端Q依次對應(yīng)輸出第二輸出信號Dl至第二輸出信號DN。
[0069]在本實例中，所述順序脈沖發(fā)生器3與所述異步逐次逼近型寄存器4的輸出端，按照從左至右(即高位至低位)分別輸出第一輸出信號Clki與第二輸出信號Di，其中，N為不小于3的正整數(shù)，i屬于N。
[0070]優(yōu)選地，所述邏輯開關(guān)控制器5還包括與門、或門和一個D觸發(fā)器DFF1，其中，所述與門包含第一輸入端與第二輸入端，所述或門包含第一輸入端至第四輸入端，所述D觸發(fā)器DFFl的輸出端Q連接所述與門的第一輸入端，所述下降沿延遲模塊的輸出端連接所述與門的第二輸入端，且所述與門的輸出端輸出第二控制信號，所述第二控制信號連接所述或門的第一輸入端，所述或門的第二輸入端連接最低位的第一輸出信號ClkN，所述或門的第三輸入端連接所述與非門輸出的所述第一控制信號，所述或門的第四輸入端連接所述采樣信號；所述或門的輸出端產(chǎn)生控制信號連接所述電壓比較器2的使能端。
[0071]如圖8、圖10、圖11結(jié)合所示，將圖8中工作時序圖放大如圖10所示，設(shè)D觸發(fā)器DFFl和D觸發(fā)器DFF2的延時間均為tDFF，下降沿延遲模塊D0WN_DLY延遲時間為tD0WN_DLY,由于直接用所述第一控制信號Valid觸發(fā)D觸發(fā)器DFF2得到所述第二輸出信號Di (Dl到DN)，因此，所述第一控制信號Valid和所述第二輸出信號Di (Dl到DN)被刷新之間的時間延遲只有一個D觸發(fā)器的延遲時間，并且由于引入了下降沿延遲模塊D0WN_DLY，由上述分析可以得到:
[0072]tDl = tDFF (3)
[0073]tD2 = tD0WN_DLY (4)
[0074]對于傳統(tǒng)異步逐次逼近型模數(shù)轉(zhuǎn)換器，由前文分析得到，所述第一控制信號Valid和所述第二輸出信號Di (Dl到DN)的刷新之間的時間延遲為兩個D觸發(fā)器的時間延遲，所以，對于N位異步逐次逼近型模數(shù)轉(zhuǎn)換器，在同一個轉(zhuǎn)換周期內(nèi)，本發(fā)明相對于傳統(tǒng)技術(shù)中異步逐次逼近型模數(shù)轉(zhuǎn)換器節(jié)省的時間為N tDFF，并且對于提高轉(zhuǎn)換器I的高頻性能是很大益處。本發(fā)明不需要引入傳統(tǒng)結(jié)構(gòu)中的延遲模塊DLY，在不影響所述比較器COMP正常工作的前提下，其復(fù)位時間也得到了相應(yīng)延長，增加了電路的可靠性。
[0075]本發(fā)明異步逐次逼近型模數(shù)轉(zhuǎn)換器的轉(zhuǎn)換過程如下:
[0076]采集階段:當(dāng)所述采樣信號CLKS為高電平時，且所述采樣開關(guān)閉合，所述模數(shù)轉(zhuǎn)換器I中所述第一電容陣列DAC_P獲取一個輸入信號VINP，且生成所述比較器第一輸入電壓V+，所述模數(shù)轉(zhuǎn)換器I中的所述第二電容陣列DAC_N獲取另一個輸入信號VINN，且生成所述比較器第二輸入電壓V-。
[0077]并且此時，所述電壓比較器的使能端由于使能信號是高電平，因此，所述電壓比較器的比較結(jié)果經(jīng)過與非運算后輸出的第一控制信號Valid為低電平；且采樣信號CLKS為高電平時，所述順序脈沖發(fā)生器3中的N個D觸發(fā)器DFFl的輸出端輸出的第一輸出信號均為低電平，當(dāng)為低電平的第一輸出信號依次輸出到所述異步逐次逼近型寄存器4復(fù)位端時，選通其中(從高位至低位)的第一個D觸發(fā)器DFF2，其余D觸發(fā)器DFF2的均為復(fù)位狀態(tài)。
[0078]比較階段:當(dāng)所述采樣信號CLKS為低電平時，所述第一輸出信號ClkN為低電平、第一控制信號Valid為低電平、所述第二控制信號ST因為第一控制信號Valid為低電平，也為低電平，因此，所述邏輯開關(guān)控制器5輸出的使能信號EN_C0MP為低電平。
[0079]所述比較器2處于工作狀態(tài)，開始第一次比較，比較第一電壓V+與第二電壓V-，輸出比較結(jié)果Outn與Outp的值，所述與非門運算后輸出所述比較器2的第一控制信號Valid，而此時所述第一控制信號Valid由低電平變?yōu)楦唠娖?即產(chǎn)生上升沿的脈沖信號)。
[0080]當(dāng)?shù)谝豢刂菩盘朧alid為上升沿的脈沖信號時，同時觸發(fā)所述順序脈沖發(fā)生器3中第一個D觸發(fā)器DFFl與所述異步逐次逼近型寄存器4中被選通的第一個D觸發(fā)器DFF2，第一個所述D觸發(fā)器DFF2的輸出端輸出第二輸出信號Dl，所述第二輸出信號Dl為比較器的比較結(jié)果Outn或Outp的值，同時，所述第一輸出信號Clkl為高電平，所述第一輸出信號Clkl觸發(fā)第一個所述D觸發(fā)器DFF2鎖存其輸出值第二輸出信號Dl，還通過連接的反相器的選通第二個所述D觸發(fā)器DFF2，等待下一個上升沿脈沖信號到來。其余未被第一控制信號Valid觸發(fā)的觸發(fā)器還是保持原來的輸出值(即第一輸出信號Clk2至第一輸出信號ClkN均為低電平，第二輸出信號D2至第二輸出信號D2也均為低電平)。所述異步逐次逼近型寄存器4輸出的第二輸出信號Di輸入到所述模數(shù)轉(zhuǎn)換器I中的第一電容陣列DAC_P與第二電容陣列DAC_N上，按照第二輸出信號Di的輸出調(diào)節(jié)N個電容陣列中電容板開關(guān)的斷開與閉合。
[0081]所述比較器2復(fù)位階段:當(dāng)所述第一控制信號為上升沿脈沖信號時，所述邏輯開關(guān)控制器5中的D觸發(fā)器DFFl的輸出端為高電平，經(jīng)過所述下降沿延遲模塊的第一控制信號也為高電平，即所述第二控制信號為高電平，因此，導(dǎo)致所述比較器使能信號為高電平，比較器開始進入復(fù)位階段。當(dāng)所述比較器進入復(fù)位階段后，所述第一控制信號Valid由高電平變?yōu)榈碗娖?即下降沿脈沖信號)，而此時，除了所述第二控制信號ST為高電平，其余或門的輸入端均為低電平，因為下降沿延遲模塊對下降沿有稍長的延遲作用，保證所述比較器2不會盲目進入比較，避免了模數(shù)轉(zhuǎn)換器I中的第一電容陣列DAC_P與第二電容陣列DAC_N的電壓沒有根據(jù)第二輸出信號Di調(diào)整完畢。
[0082]當(dāng)所述延遲模塊的輸出為低電平時，所述第二控制信號ST有高電平變?yōu)榈碗娖?；即所述使能信號又從高電平變?yōu)榈碗娖?，進入到下一個比較階段。
[0083]直到最低位所述第一輸出信號ClkN由低電平變?yōu)楦唠娖?，所述比較器2再次進入復(fù)位狀態(tài)，且一直保持復(fù)位狀態(tài)至下一個采樣周期開始(即采樣信號有低電平變?yōu)楦唠娖?。同時，將所述第一輸出信號Clki與所述第二輸出信號Di均復(fù)位為低電平。
[0084]綜上所述，本發(fā)明通過改變異步逐次逼近型模數(shù)轉(zhuǎn)換器中的順序脈沖發(fā)生器3與異步逐次逼近型寄存器4的連接結(jié)構(gòu)，將所述順序脈沖發(fā)生器3、所述異步逐次逼近型寄存器4、所述比較器2、所述模數(shù)轉(zhuǎn)換器I與所述邏輯開關(guān)控制器5構(gòu)成一個閉環(huán)反饋系統(tǒng)。當(dāng)所述比較器2開始第一次比較時，將生成的比較結(jié)果轉(zhuǎn)成一個為上升沿脈沖信號的第一控制信號，所述順序脈沖發(fā)生器3根據(jù)所