專利名稱：匹配濾波器和信號接收裝置的制作方法
技術領域：
本發(fā)明涉及匹配濾波器和信號接收裝置，特別是更適用于DS-CDMA蜂窩系統(tǒng)的匹配濾波器和信號接收裝置。
近來，由于DS-CDMA系統(tǒng)具有大容量，隨著陸上移動通信用戶的增加，直接序列碼分多址(DS-CDMA)蜂窩系統(tǒng)引起了注意。在DS-CDMA蜂窩系統(tǒng)中，在發(fā)射機側(cè)，調(diào)制發(fā)送數(shù)據(jù)，然后用PN碼擴展，在接收機側(cè)，用PN碼解擴接收的信號以再現(xiàn)發(fā)送數(shù)據(jù)。一個滑動相關器或一個匹配濾波器用來進行解擴。滑動相關器的電路規(guī)模小，但需要長時間的相關計算。雖然匹配濾波器的相關計算快，但電路規(guī)模相當大。
常規(guī)的匹配濾波器包括一個電荷耦合器件(CCD)，一個表面聲波器件(SAW)，或一個數(shù)字電路。本發(fā)明的發(fā)明人在專利公開平06-164320中提出了一種匹配濾波器，該匹配濾波器包括一個高速和低功耗的模擬電路。該匹配濾波器包括一個抽樣和保持電路，用于保持多個輸入的模擬信號作為離散數(shù)據(jù)，多個乘法電路，用于將模擬信號與移位和循環(huán)的乘法器相乘，和一個加法器，用于把相乘數(shù)據(jù)相加。
然而，所提出的匹配濾波器因其有許多模擬抽樣和保持電路以及諸如刷新電路之類的外圍電路而具有電路規(guī)模相當大的問題。
本發(fā)明的一個目的是提供一種不僅功耗低而且電路規(guī)模小的匹配濾波器和信號接收裝置。
根據(jù)本發(fā)明，一個匹配濾波器包括一個A/C轉(zhuǎn)換器，用于把模擬信號轉(zhuǎn)換成數(shù)字數(shù)據(jù)；一個具有多級的數(shù)據(jù)保持裝置，用于保持所述數(shù)字數(shù)據(jù)；一個乘數(shù)提供裝置，用于提供擴展碼；多個與這些級對應的″異或″電路，每個″異或″電路計算數(shù)字數(shù)據(jù)之一和所述1位數(shù)據(jù)之一的″異或″運算，和一個模擬加法器，用于將所述的″異或″結(jié)果相加。
在根據(jù)本發(fā)明的匹配濾波器中，由模擬數(shù)字(A/D)轉(zhuǎn)換器把模擬輸入數(shù)據(jù)轉(zhuǎn)換成數(shù)字數(shù)據(jù)，并計算該數(shù)字數(shù)據(jù)和PN碼的″異或″運算。
在根據(jù)本發(fā)明的另一個匹配濾波器中，由A/D轉(zhuǎn)換器把模擬輸入數(shù)據(jù)轉(zhuǎn)換成數(shù)字數(shù)據(jù)，并計算該數(shù)字數(shù)據(jù)和PN碼的″異或″運算，然后由模擬加法器把″異或″輸出相加。


圖1是表明使用根據(jù)本發(fā)明的匹配濾波器的DS-CDMA蜂窩系統(tǒng)的信號接收裝置實施例的方框圖；圖2是表明根據(jù)本發(fā)明的匹配濾波器第一實施例的方框圖；圖3是表明圖2中的多個PN碼寄存器的方框圖；圖4是表明圖3中的相位多路復用器的方框圖；圖5是表明具有相關峰值重疊的信號波的示意圖；圖6是表明圖2中匹配濾波器中的模擬加法器的方框圖；圖7是表明圖6中模擬加法器的D/A轉(zhuǎn)換器的方框圖；圖8是表明另一個模擬加法器的方框圖；圖9是表明圖8中倒相放大器的方框圖；圖10是表明″異或″電路的方框圖；圖11是表明另一個″異或″電路的方框圖；圖12是圖11中選擇器的真值表；圖13是表明根據(jù)本發(fā)明的匹配濾波器第二實施例的方框圖；圖14是表明根據(jù)本發(fā)明的匹配濾波器第三實施例的方框圖；圖15是表明圖14中一個模擬加法器的方框圖；圖16是表明圖15中的副加法器的方框圖；圖17是表明第三實施例的另一個模擬加法器的方框圖；圖18是表明與圖17中的加法器一起使用的一個模擬加法器的電路圖；圖19是表明與圖17中的加法器一起使用的另一個模擬加法器的電路圖；圖20是表明圖19中模擬加法器中的MOS差動放大器的電路圖；和圖21是表明DS-CDMA蜂窩系統(tǒng)的信號接收裝置另一個實施例的方框圖。
下面參考附圖描述DS-CDMA蜂窩系統(tǒng)的信號接收裝置和其匹配濾波器的優(yōu)選實施例。
圖1是表明DS-CDMA蜂窩系統(tǒng)的信號接收裝置主要部分的方框圖。
圖1中，1是正交檢波器，用于通過正交檢波把中頻(IF)信號分成I和Q分量。31和32是根據(jù)本發(fā)明的匹配濾波器，分別對分別通過低通濾波器的21和22的I和Q分量解擴。把來自匹配濾波器31和32的解擴輸出輸入到抽樣和保持電路81和82，并輸入到電平檢測電路4。
電平檢測電路4計算從匹配濾波器31和32輸出的信號功率，并將信號功率轉(zhuǎn)換成數(shù)字數(shù)據(jù)輸出。由周期性積分電路5對電平檢測電路4的輸出積分多個符號周期，以減少噪聲等的影響。周期性積分電路(recurrent integration circuit)5的輸出輸入到峰值檢波電路6，以檢波比預定閾值高的峰值。峰值檢波電路6的輸出輸入到控制器7，以與峰值檢波電路6檢波的峰值的位置(相位)同步，確定抽樣和保持電路81和82的抽樣和保持的定時。因此，與比閾值高的峰值對應的解擴輸出的I和Q分量分別輸入到抽樣和保持電路81和82。抽樣和保持電路81和82對來自與上面選擇的相關峰值對應的匹配濾波器31和32的解擴輸出進行抽樣和保持。由相干檢波電路9對來自抽樣和保持電路81和82的輸出檢波，并輸入到為同步而移位該輸出的相位該輸出的瑞克組合器10，然后組合。把來自瑞克組合器10的輸出輸入到一個輸出接口(I/F)，以產(chǎn)生解調(diào)數(shù)據(jù)(Data)。
圖2是表明匹配濾波器31和32一個實施例的方框圖。匹配濾波器MF包括一個接收模擬輸入信號Ain、I和Q分量之一的模擬數(shù)字轉(zhuǎn)換器(A/D),A/D轉(zhuǎn)換器的輸出輸入到一系列數(shù)據(jù)寄存器R11至R1n，和一系列數(shù)據(jù)寄存器R21至R2n。由時鐘CLK1控制該系列數(shù)據(jù)寄存器R11至R1n，以便寄存器R11至R1n之一依次和循環(huán)地接收A/D轉(zhuǎn)換器的輸出。由與CLK1頻率相同但與CLK1偏移半周期的時鐘CLK2控制數(shù)據(jù)R21至R2n系列，以便寄存器R21至R2n之一依次和循環(huán)地接收A/D轉(zhuǎn)換器的輸出。
提供與數(shù)據(jù)寄存器R11至R1n和R21至R2n對應的一系列選擇器SEL1至SELn和一系列″異或″電路XOR1至XORn。數(shù)據(jù)寄存器R11和R21的輸出輸入到對應的選擇器SEL1，數(shù)據(jù)寄存器R12和R22的輸出輸入到對應的選擇器SEL2，同樣，數(shù)據(jù)寄存器R1n和R2n的輸出輸入到對應的選擇器SELn。由時鐘CLK3控制選擇器SEL1至SELn，以便選擇器SEL1至SELn中的每一個交替地輸出來自系列R11至R1n和來自系列R21至R2n的輸出之一。時鐘CLK3與時鐘CLK1或CLK2同步。當CLK3為高電平時，選擇系列R11至R1n的數(shù)據(jù)，而在低電平時，選擇系列R21至R2n的數(shù)據(jù)。選擇器SEL1至SELn中每一個的輸出包括多位(LSB到MSB)，并輸入到XOR1至XORn的對應″異或″電路。
把一系列擴展碼m1至mn分別輸入到″異或″電路XOR1至XORn的輸入端，XOR1至XORn的″異或″電路中每一個的另一個輸入端與SEL1至SELn的輸出端的每一個輸出端對應。每個″異或″電路對SEL1至SELn中對應選擇器的對應輸出和擴展碼的對應位進行邏輯″異或″計算。當擴展碼位為″1″時，與模擬輸入對應的數(shù)字位倒相，當該位為″0″時，該數(shù)字位不倒相。這樣等同于與擴展碼相乘。擴展碼m1至mn響應時鐘CLK1移位和循環(huán)，并輸入到″異或″電路XOR1至XORn。
″異或″電路XOR1至XORn的輸出a1至an輸入到模擬加法器ADD，用于輸出該輸出a1至an的總和Aout。″異或″電路XOR1至XORn的輸出是數(shù)字數(shù)據(jù)，加法器ADD把數(shù)字數(shù)據(jù)轉(zhuǎn)換成模擬數(shù)據(jù)，以便產(chǎn)生模擬數(shù)據(jù)Aout作為相加結(jié)果。
由于上面的電路進行數(shù)字乘法運算，與常規(guī)的完全模擬電路相比，減小了電路規(guī)模和電能消耗。由于用模擬加法器ADD把乘法運算的輸出相加，本實施例的計算速度較快并且精度較高。
相互偏移半個周期的時鐘CLK1和CLK2使得能夠進行″雙倍抽樣(double sampling)″。在不需要雙倍抽樣時，僅設置數(shù)據(jù)寄存器R11至R1n和R21至R2n系列中的一個并省略選擇器SEL1至SELn。另外，對于更高的抽樣速率，可設置兩個以上的數(shù)據(jù)寄存器序系列。
圖3是表明用于向圖2中的″異或″電路XOR1至XORn提供PN碼m1至mn(乘數(shù))的多個寄存器。有兩個用于提供PN碼的系統(tǒng)，來自計算寄存器CAL-REG1的第一系統(tǒng)和來自計算寄存器CAL-REG2的第二系統(tǒng)。輸入寄存器INP-REG1和INP-REG2分別連接到計算寄存器CAL-REG1和CAL-REG2。不同的擴展碼Pa和Pb分別輸入到輸入寄存器INP-REG1和INP-REG2，并分別傳送到計算寄存器CAL-REG1和CAL-REG2。計算寄存器CAL-REG1和CAL-REG2的最后一級分別連接到其第一級，以便響應時鐘CK循環(huán)PN碼。時鐘CK與數(shù)據(jù)寄存器接收來自A/D轉(zhuǎn)換器的輸出的定時同步。CLK1通常用作CK。
計算寄存器CAL-REG1和CAL-REG2中的數(shù)據(jù)分別輸入到相位多路復用器PMUX1和PMUX2。相位多路復用器把CAL-REG1和CAL-REG2中的數(shù)據(jù)分別按其原樣，或向后移位一個碼片時間的狀態(tài)輸出。相位多路復用器PMUX1和PMUX2的輸出輸入到寄存器多路復用器RMUX，用于交替輸出CAL-REG1和CAL-REG2的輸出作為MUXCNT。MUXCNT輸入到XOR1至XORn作為乘數(shù)m1至mn。通過切換寄存器多路復用器RMUX，由CAL-REG1和CAL-REG2中的PN碼以時間共享方式進行相關計算。
如上所述，多碼的接收，多于一個符號周期的長延遲路徑的接收，和軟越區(qū)切換的信號接收由很小的電路就實現(xiàn)了。
當相同的擴展碼輸入到相互相差預定相位的不同相位的INP-REG1和INP-REG2時，可對延遲一個符號周期以上的路徑解擴。當不同的擴展碼輸入到INP-REG1和INP-REG2時，多碼和軟過區(qū)切換的信號接收是可能的。
存在著通過CAL-REG1和CAL-REG2中存儲的PN碼同時產(chǎn)生多個相關峰值的可能性。
如圖5所示，由符號周期Ts中CAL-REG1中的第一碼產(chǎn)生三個相關峰值P1、P2和P4。由符號周期Ts中CAL-REG1中的第二碼產(chǎn)生兩個相關峰值P3和P5。峰值P4和P5同時產(chǎn)生并將造成峰值的重疊。由于相位多路復用器PMUX1和PMUX2把CAL-REG1和CAL-REG2中的數(shù)據(jù)分別按其原樣，或如上所述向后移位一個碼片時間的狀態(tài)輸出，可分開重疊的峰值。
圖4是表明圖3中相位多路復用器PMUX1的方框圖。相位多路復用器包括多個具有兩輸入一輸出的數(shù)據(jù)多路復用器DMUX1至DMUXn，分別對應于數(shù)據(jù)D1和D2、D2和D3、...、Dn-1和Dn、以及Dn和D1。通過同步地切換這些數(shù)據(jù)多路復用器，CAL-REG1中的數(shù)據(jù)通過相位多路復用器PMUX1按其原樣(當前狀態(tài))或向后移位(提前一個碼片)輸出。
如果圖3中的峰值P1、P2和P3不出現(xiàn)重疊，CAL-REG1中的D1至Dn按其輸出來輸出。如果峰值P4和P5出現(xiàn)重疊，由CAL-REG1中的擴展碼進行一次相關計算，并在一個碼片時間之后，由CAL-REG2中的擴展碼進行相關。
響應控制信號的″1″和″0″，把圖5中的控制信號輸入到RMUX，以便交替地選擇PMUX1或PMUX2。在與多路徑P1和P2的同步中，控制信號變?yōu)楦唠娖健?″，以便RMUX輸出CAL-REG1中存儲的第一代碼。然后，數(shù)據(jù)多路復用器DMUX1至DMUXn把數(shù)據(jù)D1至Dn按其原樣輸出。此后，由第一代碼進行解擴。
控制信號變?yōu)榈碗娖健?″，用于與峰值P3和P5同步，以使寄存器多路復用器RMUX連接到相位多路復用器PMUX2。由計算寄存器CAL-REG2中存儲的第二擴展碼對該信號解擴。由于峰值P4和P5相互重疊，由第二擴展碼對峰值P5進行解擴之后一個碼片時間，控制信號變?yōu)楦唠娖?，以便由第一擴展碼解擴。相同的接收信號必須通過這些解擴處理，切換數(shù)據(jù)多路復用器DMUX1至DMUXn，以便產(chǎn)生向后移位的數(shù)據(jù)。
相位多路復用器PMUX2與PMUX1相似，因而省略對其的描述。
如果用具有三或多輸入一輸出的多路復用器替換所述數(shù)據(jù)多路復用器，可再現(xiàn)多個碼片時間前的數(shù)據(jù)?？煞珠_多個重疊，或多個連續(xù)重疊的峰值。
下面描述加法器ADD。圖6是表明圖2中匹配濾波器中的模擬加法器的方框圖。″異或″電路XOR1至XORn的輸出a1至an分別輸入到對應的D/A轉(zhuǎn)換器(M)1DAC，用于把數(shù)字信號a1至an轉(zhuǎn)換成模擬電壓信號。在此，數(shù)據(jù)a1至an是″M″位的信號。
圖7是表明圖6中模擬加法器的D/A轉(zhuǎn)換器的方框圖，包括多個1位D/A轉(zhuǎn)換器，1位DAC的數(shù)量為″M″。與XOR1至XORn的數(shù)字信號對應的模擬信號輸入到對應的模擬加法器Adder1至AdderM。Adder1至AdderM的輸出的每個數(shù)字位加到同一位的其它數(shù)字位，由加權電路加權并由加權附加電路相加。
圖8是表明另一個模擬加法器ADD的方框圖。該模擬加法器把″異或″電路XOR1至XORn的輸出直接相加，而沒有D/A轉(zhuǎn)換器。加法器ADD包括模擬加法器71至7M，用于接收從MSB至LSB的位，并與加權附加電路9加權的數(shù)據(jù)相加。加法器9的輸出是XOR1至XORn輸出的總和。
加法器71包括由并聯(lián)電容C11至CN1組成的電容耦合，并聯(lián)電容的輸出共同連接到倒相放大器81的輸入端。倒相放大器81的輸出通過反饋電容Cf1連接到其輸入端，用于根據(jù)其輸入補償放大器輸出的線性。在此，X′11至X′N1輸入到電容C11至CN1,C11=C12=...=CN1=Cf1/N，放大器的補償電壓為Vb，加法器71的輸出如公式(1)中所定義的。Vo71-Vb=-Σi=1N(X′i1-Vb)•Ci1Cf1=-Σi=1NX′i1N+Vb---(1)]]>加法器72至7M與71相同，因而省略對其說明。
加權附加電路9包括由并聯(lián)電容C1至CM組成的電容耦合，對應于加法器71至7M，并聯(lián)電容的輸出共同連接到倒相放大器10的輸入端。倒相放大器10的輸出通過反饋電容Cf連接到其輸入端，用于根據(jù)其輸入補償放大器輸出的線性。在此，電容C1至CM與A/D轉(zhuǎn)換器的MSB至LSB的加權成比例，即2m-1、2m-2、22、21、20。Cf與C1至CM之間的關系如公式(2)中所示。倒相放大器10的輸出電壓Vo9如公式(3)中所定義的。在此，向C1至CM輸入的電壓是V1至VM。Cf=Σi=1NCi---(2)]]>Vo9-Vb=-Σi=1N(Vi-Vb)•CiCf=-Σi=1M2i-1•Vi+Vb---(3)]]>圖9是表明與電容Cf和C11至CN1一起的倒相放大器81的方框圖。倒相放大器81包括串聯(lián)的三級CMOS倒相器INV1、INV2和INV3。多路復用器MUX6連接在放大器的輸出端和反饋電容Cf之間，用于把Cf1的輸出交替地連接到放大器輸出端或參考電壓Vref?？赏ㄟ^開關SW62連接放大器的輸入端，并可通過開關61短路Cf1。通過把MUX連接到Vref和通過閉合SW61，消除Cf的電負荷以刷新。
通過把INV1的門輸入接地和通過使SW62開路，CMOS倒相器變?yōu)樾菝吣Ｊ剑宰柚闺娔芟?。多路復用器MUX11至MUXN1連接到電容C11至CN1的輸入端，用于把C11至CN1交替地連接到X′11至X′N1或Vref。刷新時，C11至CN1連接到Vref。
一個MOS電阻MR1連接到倒相放大器81中的CMOS倒相器的第一和第二級，用于降低放大器的總增益。MOS電阻MR2和電容CP6的串聯(lián)電路連接在最后一級CMOS倒相器的輸入和輸出端之間，進行相位補償。防止不穩(wěn)定振蕩和不希望的大幅度輸出。
如上所述，由于開關SW62能使倒相放大器81進入休眠模式，通過斷開開關SW62在除相關峰值外的其它定時期間降低電能消耗。
即使在倒相放大器81為了降低加法器ADD的能耗處在休眠模式時，計算寄存器CAL-REG1和CAL-REG2仍連續(xù)移位和循環(huán)數(shù)據(jù)。如果僅為相關峰值調(diào)節(jié)移位和循環(huán)，則不需要連續(xù)循環(huán)。這樣將降低能耗。這種情況下，需要之字形(zigzag type)移位寄存器，以便在一個時鐘中把數(shù)據(jù)移位到任何一級。
圖8中，XOR1至XORn的輸出直接輸入到模擬加法器，然而，如圖10所示，最好使用從外部提供的高電平供電電壓VH或低電平供電電壓VL。
如圖10所示，選擇器SEL11至SEL1M連接到″異或″電路X′1至X′M的輸出端，″異或″電路X′1至X′M的輸出端連接到在模擬加法器輸入側(cè)的電容。電壓VH和VL，以及參考電壓Vref提供給由XOR的輸出位和刷新控制信號CR控制的選擇器SEL11至SEL1M。當輸出位為高電平時，輸出高電平電壓VH。當輸出位為低電平時，輸出低電平電壓VL。當CR為高電平時，輸出參考電壓Vref。在該電路中，把無噪聲的電壓提供給模擬加法器，并改善計算精度。
圖11是表明用于減小電路規(guī)模的另一種″異或″電路的方框圖。在該實施例中，每個選擇器響應兩個″異或″電路X0R1和XOR2的輸出來輸出4電平電壓輸出。模擬加法器輸入端的數(shù)量是圖10中實施例的一半。″異或″電路XOR1和XOR2的輸出X1和X2的對應位，和刷新信號CR輸入到選擇器SEL21至SEL2M作為控制信號。選擇器SEL21至SEL2M根據(jù)圖12中的真值表輸出電壓VH和VL。當刷新控制信號CR是高電平時，輸出參考電壓Vref，而與來自XOR1和XOR2的輸出無關。
由于SEL21至SEL2M中的每一個響應來自XOR1和XOR2的兩個輸出來輸出一個電壓，模擬加法器輸入端的數(shù)量減少一半。
圖13是表明根據(jù)本發(fā)明的匹配濾波器的第二實施例的方框圖。不采用輸入信號對圖2中的數(shù)據(jù)寄存器的循環(huán)輸入，而是把輸入信號依次輸入到把信號向尾端移位的移位寄存器SFREG1和SFREG2?？筛鶕?jù)移位寄存器的級固定擴展碼。移位寄存器的輸出輸入到選擇器SEL1至SELn，從選擇器SEL1至SELn又到″異或″電路XOR1至XORn，然后到加法器ADD，與上面的實施例相同。
圖14是表明匹配濾波器第三實施例的方框圖，其中來自A/D轉(zhuǎn)換器的輸出是帶符號的數(shù)字數(shù)據(jù)。數(shù)字數(shù)據(jù)″a″表示絕對值，符號位″b″是來自A/D轉(zhuǎn)換器的輸出。數(shù)據(jù)″a″和″b″并行輸入到寄存器系列R11至R1n，或R21至R2n，由選擇器SEL1至SELn選擇該系列之一。符號位s1至sn輸入到″異或″電路XOR1至XORn，a1至an直接輸入到加法器ADD2。
圖15是表明圖14中的模擬加法器ADD2的方框圖。模擬加法器ADD2包括多個與A/D轉(zhuǎn)換器的絕對位對應的副加法器ADD2S1至ADD2Sm。副加法器的輸出輸入到一個累加電路，該累加電路包括一個具有多個電容C911至C91M的電容耦合，一個在輸入端連接到電容耦合的輸出端的倒相放大器INV91，和一個連接在倒相放大器INV91的輸入端和輸出端之間的反饋電容Cf9。累加電路用與位加權對應的加權對副加法器的輸出加權，并對它們求和。電容C911至C91m具有與2m-1、2m- 2、22、21、20成比例的電容，Cf9與C911至C91m之間的關系如公式(4)中所定義，用公式(5)表示ADD2的輸出Aout。Cf9=Σi=1MC91i---(4)]]>Aout-Vb=-Σi=1MC91i·(Ai-Vb)Cf9=-Σi=1M2i-1·Ai+Vb---(5)]]>圖16是表明圖14中的副加法器ADD2S的方框圖。副加法器ADD2S1包括選擇器SEL91至SEL9n，向選擇器SEL91至SEL9n輸入符號位和乘數(shù)的″異或″運算作為控制信號。參考電壓Vref和絕對值數(shù)據(jù)a1至an輸入到選擇器SEL91至SEL9n。選擇器SEL91至SEL9n把a1至an引入到具有電容C1011至C101n或C1021至C102n的電容耦合中的一個。電容耦合(C1011至C101n)的輸出連接到倒相放大器INV101的一個輸入端，其輸出通過反饋電容Cf101連接到其輸入端。倒相放大器INV101的輸出通過電容CC1連接到倒相放大器INV102的一個輸入端，電容耦合(C1021至C102n)的一個輸出端直接連接到倒相放大器INV102的輸入端。INV102的一個輸出端通過反饋電容Cf102連接到其輸入端。ADD2S2至ADD2Sm與ADD2S1相同，因而省略對其說明。
當″異或″計算為″0″(正)時，選擇器把輸入引入到電容耦合(C1011至C101n)，當″異或″計算為″1″(負)時，選擇器把輸入引入到電容耦合(C1021至C102n)。副加法器把輸出位簡單相加，并執(zhí)行由公式(6)中的A1所示的加和減運算。在此，C1011=C1012=...=C101n=C1021=C1022=...=C102n=CC1/n=Cf101/n=Cf102/n，并給出公式(7)和(8)。A1-Vb=CC1Cf101·Cf102Σi=1n{(Si‾·ai+si·Vref)-Vb}·C101i]]>1Cf102Σi=1n{(si·ai+si‾·Vref)-Vb}·C102i]]>=1nΣi=1n{(si‾-si)(ai-Vref)}---(6)]]>Cf101=Σi=1nC101i---(7)]]>CC1=Cf102=Σi=1nC102i---(8)]]>不采用根據(jù)如圖6、7和13所示的每個加權把相同加權的總比特相加的電路，可使用這樣一種電路，其中對來自″異或″電路XOR1(圖8)的輸出X′11至X′1m加權，對XOR2至XORn進行相同的計算，并對加權的附加結(jié)果求和。因增加了加權附加電路和增加了單位電容而造成該電路的電路規(guī)模較大。
圖17是表明第三實施例的另一個模擬加法器的電路圖。模擬加法器包括一個與加法器71對應的加法器71R。加法器71R包括由與C11至Cn1對應的并聯(lián)電阻R11至Rn1組成的電阻耦合，C11至CN1的輸出共同連接到倒相放大器81R的一個輸入端。倒相放大器81R的一個輸出端通過反饋電阻Rf1連接到其輸入端。在此，X′11至X′N1輸入到電阻R11至RN1,N·Rf1=R11=R21=...=RN1，該輸出如公式(9)中所定義的。Vo101-Vb=-Σi=1N(X′i1-Vb)Ri11Rf1=-Σi=1NX′i1N+Vb---(9)]]>進行簡單的加法運算。
圖18是表明使用與圖8中的加權附加電路相似的加權附加電路9R的模擬加法器的電路圖。加權附加電路9R包括由與C1至CM對應的電阻R1至RM組成的電阻耦合。電阻耦合的輸出通過反饋電阻Rf連接到其輸入端。
當Vo101至Vo10M輸入到電阻R1t至RM時，RMf與R1至RM之間的關系如公式(10)中所定義。公式(11)中表示出輸出AoutRf=RM=2-1RM-1=2-2RM-21=...=2-(M-1)R1(10)Aout-Vb=-Σi=1M(X′i1-Vb)Ri11Rf1=-Σi=1M2i-1·Vo10i+Vb---(11)]]>圖19是使用MOS差動放大器DAMP而不是CMOS倒相器倒相放大器的另一個模擬加法器的電路圖。DAMP的輸出輸入到一個倒相輸入端，非倒相輸入端接地。DAMP的一個輸出端通過反饋電容CF13連接到其輸入端。
圖20是表明圖19中的MOS差動放大器DAMP的電路圖。MOS差動放大器包括兩對對稱的MOS晶體管T131和T133，以及T132和T134。晶體管T131和T132在其柵極相互連接，其柵極連接到晶體管T133的漏極。輸入信號輸入到晶體管T133的柵極，晶體管T134的柵極接地。T134的漏極連接到輸出端。設置一個恒定電流源IS，控制信號SWV輸入到恒定電流源。當控制信號截止IS時DAMP變?yōu)樾菝吣Ｊ?，以停止電能消耗?br> 圖21是表明使用上面的匹配濾波器用于DS-CDMA蜂窩系統(tǒng)的信號接收裝置另一個實施例的方框圖。
圖21中，模擬輸入信號Ain通過A/D轉(zhuǎn)換器并輸入到匹配濾波器以及滑動相關器SC1、SC2和SC3。匹配濾波器用于輸入信號Ain的初始捕獲，完成初始捕獲后，由滑動相關器進行解調(diào)。減少了匹配濾波器的電能消耗。匹配濾波器在初始捕獲后間歇地用于跟蹤，或是一個延遲鎖相環(huán)(DLL)用于跟蹤。用DLL能降低能耗，然而，附加DLL使電路規(guī)模更大。匹配濾波器的輸出輸入到在初始捕獲期間用于幀同步的電路121。電路121向碼發(fā)生和控制電路122輸出信號，控制電路用以確定滑動相關器SC1至SC3的同步定時。滑動相關器SC1至SC3的輸出輸入到電路123，用于諸如瑞克組合之類的各種處理。由于滑動相關器通常是數(shù)字電路，對于滑動相關器，最好是將數(shù)字輸入到匹配濾波器。
權利要求
1．一種匹配濾波器，用于計算連續(xù)的模擬輸入信號和由一系列1位數(shù)據(jù)組成的擴展碼之間的相關，包括一個模擬數(shù)字(A/D)轉(zhuǎn)換器，用于把所述模擬信號轉(zhuǎn)換成數(shù)字數(shù)據(jù)；一個或多個數(shù)據(jù)保持裝置，分別具有用于在其中保持所述數(shù)字數(shù)據(jù)的多級；一個乘數(shù)提供裝置，用于提供所述擴展碼；多個與所述級對應的″異或″電路，每個″異或″電路計算所述數(shù)字數(shù)據(jù)之一和所述1位數(shù)據(jù)之一的″異或″運算；和一個模擬加法器，用于將所述″異或″運算結(jié)果相加。
2．根據(jù)權利要求1所述的匹配濾波器，其中，設置多個所述數(shù)據(jù)保持裝置；所述A/D轉(zhuǎn)換器響應與所述數(shù)據(jù)保持裝置的數(shù)量對應的多個抽樣速率的抽樣時鐘接收所述模擬信號；依次選擇每個所述數(shù)據(jù)保持裝置，以便向所述″異或″電路輸出所述模擬信號；和所述模擬加法器將與所選擇的所述數(shù)據(jù)保持裝置對應的所述″異或″運算結(jié)果依次相加。
3．根據(jù)權利要求2所述的匹配濾波器，其中，每個所述數(shù)據(jù)保持裝置是多個數(shù)據(jù)寄存器，該寄存器與所述抽樣時鐘同步，連續(xù)和循環(huán)地接收所述數(shù)字數(shù)據(jù)；所述多個數(shù)據(jù)保持裝置與所述A/D轉(zhuǎn)換器并聯(lián)，并依次選擇所述數(shù)據(jù)保持裝置之一，以便與所述抽樣時鐘同步地接收所述數(shù)字數(shù)據(jù)；和每個所述乘數(shù)提供裝置是一個移位寄存器，該寄存器與所述抽樣時鐘同步地移位和循環(huán)所述擴展碼，以便保持所述數(shù)字數(shù)據(jù)的順序和所述擴展碼的順序之間的關系。
4．根據(jù)權利要求2所述的匹配濾波器，其中，每個所述數(shù)據(jù)保持裝置是一個移位寄存器，該寄存器與所述抽樣時鐘同步地接收和移位所述數(shù)字數(shù)據(jù)；所述乘數(shù)提供裝置包括一個用于保持所述擴展碼的寄存器。
5．根據(jù)權利要求2所述的匹配濾波器，其中，所述數(shù)字數(shù)據(jù)是一個帶符號的數(shù)字數(shù)據(jù)，具有指示所述模擬信號的正和負的符號位；和由所述符號位和所述擴展碼的″異或″運算計算具有兩個狀態(tài)的部分信號(section signal)；和所述模擬加法器從與所述部分信號的一種狀態(tài)對應的″異或″運算之和減去與所述部分信號的另一種狀態(tài)對應的″異或″運算之和。
6．根據(jù)權利要求2所述的匹配濾波器，其中所述乘數(shù)提供裝置包括多個乘數(shù)保持裝置，乘數(shù)保持裝置保持不同的擴展碼，并選擇乘數(shù)保持裝置之一，以便向所述″異或″電路提供所述擴展碼。
7．根據(jù)權利要求6所述的匹配濾波器，其中以時間共享方式選擇所述多個乘數(shù)保持裝置，所述模擬加法器以時間共享方式與所述乘數(shù)保持裝置的所述選擇同步地計算一個和數(shù)。
8．根據(jù)權利要求3所述的匹配濾波器，其中一個或多個所述乘數(shù)保持裝置輸出與所述順序移位一級的所述擴展碼，以保持所述關系。
9．根據(jù)權利要求3所述的匹配濾波器，其中每個所述″異或″電路根據(jù)所述數(shù)字數(shù)據(jù)和所述擴展碼的所述″異或″運算結(jié)果輸出從外部提供的高電平或低電平電壓。
10．根據(jù)權利要求2所述的匹配濾波器，其中每個所述″異或″電路根據(jù)多個所述″異或″運算結(jié)果輸出從外部提供的多個電平電壓。
11．根據(jù)權利要求3所述的匹配濾波器，其中所述模擬加法器包括多個模擬副加法器，每個副加法器與來自所述″異或″電路的所述輸出位的加權之一對應，每個所述副加法器把所述對應加權的所述位相加，所述模擬加法器進一步包括一個加權加法器，用于對所述副加法器的所述輸出加權，并將它們相加。
12．根據(jù)權利要求3所述的匹配濾波器，其中所述模擬加法器包括多個加權加法器，用于對所述″異或″電路的所述輸出加權，并將它們相加，和一個加法器，用于把所述加權加法器的輸出相加。
13．根據(jù)權利要求3所述的匹配濾波器，其中所述模擬加法器包括一個電容耦合，該電容耦合包括多個其輸入端連接到輸入電壓的電容，一個倒相放大器，倒相放大器的輸入端共同連接到所述電容的輸出端，和一個連接在所述倒相放大器的一個輸出端和所述輸入端之間的反饋電容，從而進行所述的加權相加和所述的求和運算。
14．根據(jù)權利要求3所述的匹配濾波器，其中所述模擬加法器包括一個電阻耦合，該電阻耦合包括多個其輸入端連接到輸入電壓的電阻，一個倒相放大器，倒相放大器的輸入端共同連接到所述電阻的輸出端，和一個連接在所述倒相放大器的一個輸出端和所述輸入端之間的反饋電阻，從而進行所述的加權相加和所述的求和運算。
15．根據(jù)權利要求13和14所述的匹配濾波器，其中所述倒相放大器包括多個串聯(lián)的CMOS倒相器。
16．根據(jù)權利要求13和14所述的匹配濾波器，其中所述倒相放大器包括一個CMOS差動放大器。
17．根據(jù)權利要求13和14所述的匹配濾波器，其中所述倒相放大器由來自外部的控制信號控制變?yōu)樾菝吣Ｊ健?br> 18．一種使用匹配濾波器的DS-CDMA通信系統(tǒng)的信號接收裝置，用于連續(xù)的模擬輸入信號和由一系列1位數(shù)據(jù)組成的擴展碼之間的相關計算，包括一個模擬數(shù)字(A/D)轉(zhuǎn)換器，用于把所述模擬信號轉(zhuǎn)換成數(shù)字數(shù)據(jù)；一個或多個數(shù)據(jù)保持裝置，分別具有用于在其中保持所述數(shù)字數(shù)據(jù)的多級；一個乘數(shù)提供裝置，用于提供所述擴展碼；多個與所述級對應的″異或″電路，每個″異或″電路計算所述數(shù)字數(shù)據(jù)之一和所述1位數(shù)據(jù)之一的″異或″運算；和一個模擬加法器，用于將所述″異或″運算相加。
全文摘要
用一個A/D轉(zhuǎn)換器將模擬輸入信號轉(zhuǎn)換成數(shù)字數(shù)據(jù),由一個“異或”電路執(zhí)行數(shù)字乘法運算作為相關計算,并對“異或”電路的輸出進行加法運算。在乘法運算中,數(shù)字數(shù)據(jù)與1位的擴展碼相乘。針對每個加權位把“異或”電路的輸出相加,和對相加結(jié)果加權并將它們相加。
文檔編號H03H17/06GK1232317SQ9910238
公開日1999年10月20日 申請日期1999年2月25日 優(yōu)先權日1998年2月25日
發(fā)明者周長明 申請人:株式會社高取育英會