本發(fā)明屬于集成電路設(shè)計(jì)，涉及一種vcm-based電容開(kāi)關(guān)時(shí)序電路及方法。

背景技術(shù)：

1、隨著集成電路的發(fā)展，人們對(duì)高精度低功耗的模數(shù)轉(zhuǎn)換器有了更高的需求，為了滿足市場(chǎng)需求，逐次逼近型(successive?approximation?register,sar)adc因其結(jié)構(gòu)簡(jiǎn)單、數(shù)字化特征明顯、模擬模塊少、功耗低且一般不需要線性增益模塊單元等方面的優(yōu)勢(shì)，能夠很好地適合現(xiàn)代集成電路工藝的演進(jìn)路線，逐漸成為adc研究領(lǐng)域的熱點(diǎn)。sar?adc的基本結(jié)構(gòu)框圖如圖1所示。sar?adc基本的模塊包括差分電容dac、比較器和sar邏輯。其中電容陣列的功耗是決定sar?adc整體功耗的最主要因素。近幾年，國(guó)內(nèi)外研究人員提出了節(jié)能電容開(kāi)關(guān)時(shí)序、單調(diào)電容開(kāi)關(guān)時(shí)序和vcm-based電容開(kāi)關(guān)時(shí)序等多種高效的電容開(kāi)關(guān)方案，顯著地減小了電容陣列的開(kāi)關(guān)功耗。

2、其中，對(duì)于vcm-based電容開(kāi)關(guān)時(shí)序，由于其單位電容數(shù)量少，這減少了硬件成本和電路復(fù)雜度。另外，在轉(zhuǎn)換過(guò)程中，由于所有電容的下極板在采樣后都是相對(duì)于vcm進(jìn)行調(diào)整的，因此共模電平保持不變，減少了比較器的輸入失調(diào)和噪聲敏感性。同時(shí)由于其減少了不必要的開(kāi)關(guān)操作和電容充放電次數(shù)，vcm-based時(shí)序的平均功耗相比傳統(tǒng)時(shí)序下降87％，具有突出的優(yōu)勢(shì)。但是對(duì)于vcm-based電容開(kāi)關(guān)時(shí)序，需要提供一個(gè)精確的共模電壓vcm，這增加了設(shè)計(jì)的復(fù)雜性和成本，而且由于開(kāi)關(guān)管連接的電壓是vcm(不是vref或者gnd)，當(dāng)電源電壓較低時(shí)，普通的cmos開(kāi)關(guān)管導(dǎo)通電阻會(huì)變得很大，除非使用自舉開(kāi)關(guān)結(jié)構(gòu)，但自舉開(kāi)關(guān)結(jié)構(gòu)功耗和面積開(kāi)銷都比較大，因此vcm-based方式不適用于低電源電壓的sar?adc設(shè)計(jì)。

技術(shù)實(shí)現(xiàn)思路

1、針對(duì)現(xiàn)有技術(shù)中存在的問(wèn)題，本發(fā)明提供一種vcm-based電容開(kāi)關(guān)時(shí)序電路及方法，從而解決現(xiàn)有技術(shù)中vcm-based電容開(kāi)關(guān)時(shí)序電路在低電源電壓工況下無(wú)法使用的技術(shù)問(wèn)題。

2、本發(fā)明是通過(guò)以下技術(shù)方案來(lái)實(shí)現(xiàn)：

3、一種vcm-based電容開(kāi)關(guān)時(shí)序電路，包括：第一電容陣列、第二電容陣列、第一輸入端vip、第二輸入端vin以及比較器；

4、所述第一電容陣列包括依次并行連接的陣列一第一電容組、陣列一第二電容組、……、陣列一第j電容組以及陣列一dummy電容組；所述陣列一第一電容組、陣列一第二電容組、……、陣列一第j電容組以及陣列一dummy電容組的下極板接vref和/或gnd，上極板與第一輸入端vip以及比較器的同相輸入端連接；

5、所述第二電容陣列包括依次并行連接的陣列二第一電容組、陣列二第二電容組、……陣列二第j電容組以及陣列二dummy電容組；所述陣列二第一電容組、陣列二第二電容組、……、陣列二第j電容組以及陣列二dummy電容組的下極板接vref和/或gnd，上極板與第二輸入端vin以及比較器的反相輸入端連接；

6、所述陣列一第一電容組、陣列一第二電容組、……陣列一第i電容組，陣列二第一電容組、陣列二第二電容組、……陣列二第j電容組，陣列一dummy電容組以及陣列二dummy電容組均包括并行連接的兩個(gè)容值相等的電容。

7、優(yōu)選的，所述陣列一dummy電容組包括并行連接的電容cp1以及電容cp2，所述電容cp1以及電容cp2的容值均為1/2c。

8、優(yōu)選的，所述陣列二dummy電容組包括并行連接的電容cn1以及電容cn2，所述電容cn1以及電容cn2的容值均為1/2c。

9、優(yōu)選的，所述陣列一第i電容組包括電容cpi1以及電容cpi2，所述電容cpi1以及電容cpi2的容值均為2n-3c，其中n＝i，3≤i≤8。

10、優(yōu)選的，所述陣列二第j電容組包括電容cpj1以及電容cpj2，所述電容cpj1以及電容cpj2的容值均為2n-3c，其中n＝j(luò)，3≤j≤8。

11、優(yōu)選的，所述vcm-based電容開(kāi)關(guān)時(shí)序電路中還包括第一開(kāi)關(guān)組，所述陣列一第一電容組、陣列一第二電容組、……、陣列一第j電容組以及陣列一dummy電容組的下極板通過(guò)所述第一開(kāi)關(guān)組與所述vref和/或gnd可通斷連接。

12、優(yōu)選的，所述vcm-based電容開(kāi)關(guān)時(shí)序電路中還包括第二開(kāi)關(guān)組，所述陣列二第一電容組、陣列二第二電容組、……、陣列二第j電容組以及陣列二dummy電容組的下極板通過(guò)所述第二開(kāi)關(guān)組與所述vref和/或gnd可通斷連接。

13、優(yōu)選的，所述vcm-based電容開(kāi)關(guān)時(shí)序電路還包括sar邏輯電路；所述sar邏輯電路的輸入端與所述比較器的輸出端電連接，所述sar邏輯電路與第一開(kāi)關(guān)組以及第二開(kāi)關(guān)組通訊。

14、優(yōu)選的，所述i＝j(luò)＝8。

15、另外，本發(fā)明還公開(kāi)了一種vcm-based電容開(kāi)關(guān)時(shí)序方法，采樣時(shí)，陣列一第一電容組、陣列一第二電容組、……陣列一第j電容組以及陣列一dummy電容組中一個(gè)電容的下極板均與vref連接，另一個(gè)均與gnd連接；

16、所述陣列二第一電容組、陣列二第二電容組、……陣列二第j電容組以及陣列二dummy電容組中相對(duì)應(yīng)的一個(gè)電容的下極板均與gnd連接，另一個(gè)相對(duì)應(yīng)的電容均與vref連接。

17、與現(xiàn)有技術(shù)相比，本發(fā)明具有以下有益的技術(shù)效果：

18、本發(fā)明公開(kāi)一種vcm-based電容開(kāi)關(guān)時(shí)序電路，該開(kāi)關(guān)時(shí)序電路中所述陣列一第一電容組、陣列一第二電容組、……陣列一第i電容組、陣列二第一電容組、陣列二第二電容組、……陣列二第j電容組、陣列一dummy電容組以及陣列二dummy電容組均包括并行連接的兩個(gè)容值相等的電容，改進(jìn)型的電容陣列結(jié)構(gòu)將每位電容一分為二，形成兩個(gè)相等的電容，這兩個(gè)相等的電容可以通過(guò)下極板接不同的電位實(shí)現(xiàn)三種不同的電壓接法，分別為vref、1/2vref和gnd，其等效電路結(jié)構(gòu)與vcm-based基本一致，但是，通過(guò)兩個(gè)相等電容的設(shè)置，使得vcm＝1/2vref，即該改進(jìn)型的vcm-based電容開(kāi)關(guān)時(shí)序不需要額外的電路來(lái)產(chǎn)生共模電平vcm，不需要復(fù)雜的自舉開(kāi)關(guān)結(jié)構(gòu)，降低了功耗和面積，適用于低電壓的sar?adc設(shè)計(jì)。綜上所述，該vcm-based電容開(kāi)關(guān)時(shí)序電路減少了不必要的電路組件和功耗源，使得整體adc的能效更高；其次，去除了vcm產(chǎn)生電路，簡(jiǎn)化了整體電路布局和布線，降低了設(shè)計(jì)復(fù)雜度和成本；另外，通過(guò)精確控制電容組的電壓接法，提高了adc的穩(wěn)定性和抗干擾能力。

19、進(jìn)一步的，所述陣列一dummy電容組包括并行連接的電容cp1以及電容cp2，所述電容cp1以及電容cp2的容值均為1/2c；所述陣列二dummy電容組包括并行連接的電容cn1以及電容cn2，所述電容cn1以及電容cn2的容值均為1/2c，該設(shè)置首先可以簡(jiǎn)化電路結(jié)構(gòu)，減少外部電路依賴，由于dummy電容組的兩個(gè)電容容值相等且為總電容c的一半，它們可以共同模擬出等效的vcm＝1/2vref效果，從而省去了額外的vcm產(chǎn)生電路，這不僅簡(jiǎn)化了電路的整體結(jié)構(gòu)，還降低了設(shè)計(jì)復(fù)雜度和成本。

20、進(jìn)一步的，所述陣列一第i電容組包括電容cpi1以及電容cpi2，所述電容cpi1以及電容cpi2的容值均為2n-3c，其中n＝i，3≤i≤8；所述陣列二第j電容組包括電容cpj1以及電容cpj2，所述電容cpj1以及電容cpj2的容值均為2n-3c，其中n＝j(luò)，3≤j≤8，首先，該設(shè)置提高了容值配置的靈活性，使用2^(n-3)*c的容值配置方式，可以方便地通過(guò)調(diào)整n(即電容組的序號(hào))來(lái)改變電容的容值，從而實(shí)現(xiàn)不同精度的權(quán)重分配，這種靈活性對(duì)于設(shè)計(jì)高精度高性能的sar?adc等電路至關(guān)重要。同時(shí)，該設(shè)置可以降低電容失配的影響，在sar?adc等應(yīng)用中，電容之間的失配是影響精度的關(guān)鍵因素之一，通過(guò)采用精確的電容匹配技術(shù)和工藝控制，可以盡量減少電容之間的失配，此外，使用較大的電容(如序號(hào)較高的電容組)可以減少相對(duì)失配的影響，因?yàn)檩^大的電容對(duì)總電容量的貢獻(xiàn)更大，而相對(duì)較小的失配對(duì)其影響較小。

21、進(jìn)一步的，所述vcm-based電容開(kāi)關(guān)時(shí)序電路中還包括第一開(kāi)關(guān)組，所述陣列一第一電容組、陣列一第二電容組、……、陣列一第j電容組以及陣列一dummy電容組的下極板通過(guò)所述第一開(kāi)關(guān)組與所述vref和/或gnd可通斷連接；所述vcm-based電容開(kāi)關(guān)時(shí)序電路中還包括第二開(kāi)關(guān)組，所述陣列二第一電容組、陣列二第二電容組、……、陣列二第j電容組以及陣列二dummy電容組的下極板通過(guò)所述第二開(kāi)關(guān)組與所述vref和/或gnd可通斷連接，該設(shè)置可進(jìn)行靈活的電壓配置，通過(guò)第一開(kāi)關(guān)組和第二開(kāi)關(guān)組，可以獨(dú)立控制陣列一和陣列二中各個(gè)電容組的下極板與vref(參考電壓)和/或gnd(地)之間的連接，這種靈活性使得在采樣、保持和轉(zhuǎn)換階段能夠根據(jù)需要精確配置電容組的電壓，從而優(yōu)化adc的動(dòng)態(tài)范圍和精度。同時(shí)可以降低開(kāi)關(guān)噪聲，開(kāi)關(guān)組的設(shè)計(jì)允許在適當(dāng)?shù)臅r(shí)機(jī)切換電容組的連接狀態(tài)，從而最小化因開(kāi)關(guān)動(dòng)作引起的噪聲，這種低噪聲特性對(duì)于高精度adc尤為重要，因?yàn)樗梢詼p少量化誤差并改善信噪比(snr)。同時(shí)此設(shè)置可以優(yōu)化功耗，開(kāi)關(guān)組的精確控制意味著只有在需要時(shí)才進(jìn)行開(kāi)關(guān)動(dòng)作，從而減少了不必要的功耗，此外，由于去除了額外的vcm生成電路，整體功耗進(jìn)一步降低，這對(duì)于便攜式設(shè)備和電池供電的應(yīng)用尤為重要。綜上所述，第一開(kāi)關(guān)組和第二開(kāi)關(guān)組的設(shè)置在vcm-based電容開(kāi)關(guān)時(shí)序電路中發(fā)揮了關(guān)鍵作用，它們不僅提高了adc的性能和靈活性，還降低了功耗、增強(qiáng)了穩(wěn)定性和可靠性，并簡(jiǎn)化了電路設(shè)計(jì)和布線。

22、進(jìn)一步的，所述vcm-based電容開(kāi)關(guān)時(shí)序電路還包括sar邏輯電路；所述sar邏輯電路的輸入端與所述比較器的輸出端電連接，所述sar邏輯電路與第一開(kāi)關(guān)組以及第二開(kāi)關(guān)組通訊，sar邏輯電路是sar?adc(逐次逼近型模數(shù)轉(zhuǎn)換器)的核心組成部分，它根據(jù)比較器輸出的比較結(jié)果，通過(guò)邏輯判斷逐步逼近輸入信號(hào)的模擬值，最終將其轉(zhuǎn)換為數(shù)字輸出，在每次比較周期中，sar邏輯電路接收比較器的輸出信號(hào)，根據(jù)該信號(hào)決定如何調(diào)整電容陣列的電壓配置(通過(guò)控制第一開(kāi)關(guān)組和第二開(kāi)關(guān)組)，以逼近輸入信號(hào)的電壓值，這一過(guò)程重復(fù)進(jìn)行，直到達(dá)到所需的轉(zhuǎn)換精度。sar邏輯電路通過(guò)高效的算法和邏輯控制，實(shí)現(xiàn)了快速的逐次逼近轉(zhuǎn)換過(guò)程。這種轉(zhuǎn)換方式比傳統(tǒng)的并行adc更快，同時(shí)保持了較高的精度。通過(guò)精確控制電容陣列的電壓配置和比較器的比較過(guò)程，sar邏輯電路能夠減少量化誤差和其他非理想因素的影響，從而提高adc的轉(zhuǎn)換精度。

23、進(jìn)一步的，所述i＝j(luò)＝8，在vcm-based電容開(kāi)關(guān)時(shí)序電路中，設(shè)定i＝j(luò)＝8意味著陣列一和陣列二各自包含8個(gè)電容組，包括dummy電容組，通常dummy電容組不直接參與信號(hào)轉(zhuǎn)換，而是用于匹配和校準(zhǔn)，i＝j(luò)＝8的設(shè)置首先提高了分辨率，每個(gè)電容組(包括dummy電容組)通常代表adc輸出的一位數(shù)字碼，因此，當(dāng)i＝j(luò)＝8時(shí)，如果僅考慮信號(hào)轉(zhuǎn)換的電容組，則理論上adc的分辨率可以達(dá)到8位，這對(duì)于需要中等精度測(cè)量的應(yīng)用來(lái)說(shuō)是非常合適的。另外，該設(shè)置可以優(yōu)化功耗與面積，平衡性能與資源，8個(gè)電容組的設(shè)置在分辨率、功耗和芯片面積之間找到了一個(gè)相對(duì)平衡的點(diǎn)，與更多電容組的設(shè)置相比，它減少了所需的開(kāi)關(guān)數(shù)量、控制邏輯和布線復(fù)雜度，從而降低了功耗和芯片面積。同時(shí)，它仍然提供了足夠的分辨率來(lái)滿足許多應(yīng)用的需求。同時(shí)該設(shè)置還可以簡(jiǎn)化設(shè)計(jì)，減少?gòu)?fù)雜度，較少的電容組意味著較少的控制信號(hào)和邏輯電路，這簡(jiǎn)化了整體電路的設(shè)計(jì)和實(shí)現(xiàn)，可以更容易地優(yōu)化開(kāi)關(guān)時(shí)序、控制邏輯和校準(zhǔn)過(guò)程，以提高adc的性能和可靠性。除此之外，該設(shè)置可以提高穩(wěn)定性，減少寄生效應(yīng)，較少的電容組和開(kāi)關(guān)減少了電路中的寄生電容和電感效應(yīng)，這些效應(yīng)可能會(huì)導(dǎo)致信號(hào)失真和噪聲增加，通過(guò)減少這些寄生效應(yīng)，可以提高adc的穩(wěn)定性和信噪比(snr)。而且，對(duì)于許多應(yīng)用來(lái)說(shuō)，8位分辨率是一個(gè)合理的折衷點(diǎn)，既不過(guò)于昂貴也不過(guò)于受限，因此，i＝j(luò)＝8的設(shè)置提供了一種成本效益高的解決方案，可以在不犧牲太多性能的情況下降低制造成本。綜上所述，i＝j(luò)＝8的設(shè)置在vcm-based電容開(kāi)關(guān)時(shí)序電路中可提高分辨率、優(yōu)化功耗與面積、簡(jiǎn)化設(shè)計(jì)、提高穩(wěn)定性和成本效益。

24、同時(shí)，本發(fā)明還公開(kāi)了一種vcm-based電容開(kāi)關(guān)時(shí)序方法，采樣時(shí)，陣列一第一電容組、陣列一第二電容組、……陣列一第j電容組以及陣列一dummy電容組中一個(gè)電容的下極板均與vref連接，另一個(gè)均與gnd連接；所述陣列二第一電容組、陣列二第二電容組、……陣列二第j電容組以及陣列二dummy電容組中相對(duì)應(yīng)的一個(gè)電容的下極板均與gnd連接，另一個(gè)相對(duì)應(yīng)的電容均與vref連接。本發(fā)明公開(kāi)的vcm-based電容開(kāi)關(guān)時(shí)序方法中，采樣階段對(duì)陣列一和陣列二的電容組進(jìn)行特定的連接設(shè)置，即陣列一和陣列二的每個(gè)電容組(包括dummy電容組)中的兩個(gè)電容下極板分別與vref和gnd連接，但連接方式在陣列一和陣列二之間是對(duì)稱的。這種設(shè)置首先可以減少共模電壓變化，在采樣階段，通過(guò)將陣列一和陣列二的電容組分別連接到vref和gnd，可以使得在采樣過(guò)程中，比較器輸入端的共模電壓(vcm)保持相對(duì)穩(wěn)定，這有助于減少因共模電壓變化而引起的比較器失調(diào)和非線性誤差。其次，可以提高信號(hào)完整性，穩(wěn)定的共模電壓有助于保持信號(hào)完整性，減少信號(hào)在傳輸過(guò)程中的失真和噪聲，這對(duì)于提高adc的整體性能至關(guān)重要。而且還可支持差分輸入，因?yàn)殛嚵幸缓完嚵卸謩e代表了差分信號(hào)的正負(fù)兩端，通過(guò)差分輸入，可以提高adc對(duì)共模噪聲的抑制能力，進(jìn)一步提高信號(hào)轉(zhuǎn)換的精度。同時(shí)此設(shè)置還有利于后續(xù)轉(zhuǎn)換階段，在采樣階段結(jié)束后，進(jìn)入轉(zhuǎn)換階段時(shí)，可以通過(guò)改變電容下極板的連接關(guān)系來(lái)逐步逼近輸入信號(hào)的電壓值，由于采樣階段已經(jīng)為轉(zhuǎn)換階段奠定了良好的基礎(chǔ)(即穩(wěn)定的共模電壓和差分輸入)，因此轉(zhuǎn)換階段可以更加高效和準(zhǔn)確地進(jìn)行。同時(shí)，提高了adc的線性度和動(dòng)態(tài)范圍，通過(guò)精確控制電容組的連接方式和開(kāi)關(guān)時(shí)序，可以優(yōu)化adc的線性度和動(dòng)態(tài)范圍，這對(duì)于需要高精度和高動(dòng)態(tài)范圍測(cè)量的應(yīng)用來(lái)說(shuō)非常重要。另外，由于采樣階段和轉(zhuǎn)換階段的開(kāi)關(guān)動(dòng)作都是基于精確的時(shí)序控制進(jìn)行的，因此可以優(yōu)化開(kāi)關(guān)的開(kāi)關(guān)頻率和功耗，此外，通過(guò)減少不必要的開(kāi)關(guān)動(dòng)作和降低控制電路的功耗，可以進(jìn)一步降低adc的整體功耗。此外，還可以將該方法應(yīng)用于更高位數(shù)的adc設(shè)計(jì)中以實(shí)現(xiàn)更高的分辨率和精度。綜上所述，本發(fā)明公開(kāi)的vcm-based電容開(kāi)關(guān)時(shí)序方法通過(guò)特定的采樣階段設(shè)置，在減少共模電壓變化、提高信號(hào)完整性、簡(jiǎn)化開(kāi)關(guān)邏輯、支持差分輸入、提高adc的線性度和動(dòng)態(tài)范圍、降低功耗以及增強(qiáng)設(shè)計(jì)的靈活性和可擴(kuò)展性等方面帶來(lái)了顯著的有益效果。