本發(fā)明屬于讀出集成電路領(lǐng)域，具體涉及一種基于嵌入式ccia和混合型dsm的讀出電路。
背景技術(shù)：
：：1、讀出集成電路(readout?integrated?circuit,roic)是一種將傳感器的模擬信號轉(zhuǎn)換為數(shù)字信號的關(guān)鍵電路模塊。高精度roic具有低噪聲，低失調(diào)和高能效等特點，廣泛應(yīng)用于消費電子，醫(yī)療設(shè)備，工業(yè)自動化等領(lǐng)域的各種傳感器系統(tǒng)中以實現(xiàn)信號的放大和數(shù)字化處理。由于輸入電壓信號通常只有幾十毫伏，roic通常包含一個儀表放大器(instrumentation?amplifier,ia)和一個高精度的模數(shù)轉(zhuǎn)換器(analog-to-digital，adc)，后者通常為delta-sigma調(diào)制器(delta-sigma?modulator，dsm)。其中ia將輸入信號放大與到adc的典型輸入范圍兼容的水平，adc將模擬信號量化為數(shù)字輸出。2、作為roic的第一級，ia定義了roic的輸入特性，例如輸入?yún)⒖荚肼?、失調(diào)、增益精度和輸入阻抗等。此外，roic的能量效率通常由其ia決定。目前已經(jīng)有多種ia結(jié)構(gòu)，例如開關(guān)電容(switched-capacitor,sc)ia、三運放(three-opamp)ia、電流反饋(current-feedback,cf)ia、電阻反饋(resistive-feedback,rf)ia等。scia利用開關(guān)電容技術(shù)實現(xiàn)高精度高線性度的信號放大，但是由于噪聲混疊和需要額外的高功耗輸入緩沖器來提高輸入阻抗，其能效較低；three-opamp?ia由三個運算放大器組成，第一個運放緩沖輸入信號，第二個運放用于差分放大，第三個運放為輸出級。盡管它有高輸入阻抗，但是需要兩個高增益、低噪聲的放大器，功耗較高；cfia利用電流反饋技術(shù)來實現(xiàn)信號放大，但是它仍然有兩個噪聲關(guān)鍵的輸入級，限制了能效；rfia通過在輸入和輸出之間引入反饋電阻來實現(xiàn)信號放大，它結(jié)構(gòu)簡單、功耗較低，但是在噪聲和輸入阻抗之間存在折中。3、ccia利用電容來隔離直流偏置電壓同時傳遞交流信號，具有良好的能效效率和增益精度。文獻[1]在ccia后面接了一個離散時間(discrete-time,dt)dsm來實現(xiàn)高精度的roic。文獻[1]的roic的缺點是ia在dsm的環(huán)路外面，導(dǎo)致roic的增益誤差不僅來源于ccia還來源于dsm，高精度roic由兩個高精度電路模塊構(gòu)成，設(shè)計復(fù)雜度高。此外，dtdsm的sc積分器會引入噪聲混疊的問題，為了避免sc積分器對ccia的輸出毛刺進行積分，ccia的輸出必須完全穩(wěn)定，這對ccia的帶寬提出了更高的要求，從而限制了能量效率。文獻[2]在ccia后面接了一個連續(xù)時間(continuous-time,ct)dsm,ctdsm沒有噪聲混疊的問題同時對ccia來說，電阻負(fù)載更容易驅(qū)動。文獻[2]的缺點與文獻[1]相同，都需要分別設(shè)計一個高精度的ccia和高精度的dsm來實現(xiàn)高精度的roic,設(shè)計復(fù)雜度較高。除此之外，ctdsm對過量環(huán)路延時、電阻電容(resistor-and-capacitor,rc)系數(shù)變化等更加敏感，需要額外的電路進行補償和校準(zhǔn)；為了避免積分到ccia的輸出毛刺，文獻[2]在斬波發(fā)生時通過死區(qū)(dead-band,db)開關(guān)把ctdsm的輸入接到共模電壓，當(dāng)毛刺消失后再接到ccia的輸出端。一方面，由于只db了輸入信號，降低了roic的增益；另一方面，由于roic的采樣頻率遠高于斬波頻率和db頻率，非均勻采樣會降低dsm的分辨率，需要復(fù)雜的技術(shù)來重構(gòu)分辨率。文獻[3]將ccia嵌在ctdsm環(huán)路里面，降低了對ccia增益和線性度的設(shè)計要求，而且roic的增益精度只取決于ccia，簡化了設(shè)計復(fù)雜度。但是文獻[3]為了避免引起量化噪聲混疊，斬波頻率設(shè)置為roic采樣頻率的一半，高的斬波頻率會降低roic的等效輸入阻抗，降低ccia中放大器的輸出阻抗，而且殘余失調(diào)電壓會比較大。此外，文獻[3]使用了6位量化器來降低dsm量化噪聲并提高dsm的動態(tài)范圍，但需要動態(tài)單元匹配(dynamic?element?matching,dem)技術(shù)來提高多位dac的線性度，增加了額外的電路和功耗。文獻[4]在文獻[3]的基礎(chǔ)上采用了歸零(return-to-zero,rz)數(shù)模轉(zhuǎn)換器(digital-to-analog?convertor,dac)和一位量化器。通過讓斬波發(fā)生在dac的rz相位期間來避免量化噪聲混疊，同時斬波頻率可以遠低于roic的采樣頻率。一位量化器具有固有線性，不需要配合使用dem等技術(shù)。文獻[4]的缺點是rz?dac在整個周期貢獻噪聲但只有半個周期貢獻信號，導(dǎo)致有效輸入信號幅度降低了一半，而且在工藝、電壓、溫度(process,voltage,temperature,pvt)變化下，rz?dac脈寬變化會降低roic的增益精度。此外，1位量化器會限制dsm的量化噪聲和動態(tài)范圍，同時對ccia的輸出擺幅提出了更高的要求。4、上述引用的參考文獻如下：5、[1]j.jun,s.park,j.kang,and?s.kim,“a?22-bit?read-out?ic?with?7-ppm?inland?sub-100-$\mu$hz1/$f$corner?for?dc?measurement?systems,”ieee?j.solid-statecircuits,vol.54,no.11,pp.3086–3096,nov.2019,doi:10.1109/jssc.2019.2934817.6、[2]h.jiang,s.nihtianov,and?k.a.a.makinwa,“an?energy-efficient?3.7-nv/$\surd$hz?bridge?readout?ic?with?a?stable?bridge?offset?compensation?scheme,”ieee?j.solid-state?circuits,vol.54,no.3,pp.856–864,mar.2019,doi:10.1109/jssc.2018.2885556.7、[3]h.chandrakumar?and?d.markovic,“a?15.2-enob?5-khz?bw?4.5-$\mu$wchopped?ct$\delta\sigma$-adc?for?artifact-tolerant?neural?recording?frontends,”ieee?j.solid-state?circuits,vol.53,no.12,pp.3470–3483,dec.2018,doi:10.1109/jssc.2018.2876468.8、[4]h.jiang,c.ligouras,s.nihtianov,and?k.a.a.makinwa,“a?4.5nv/√hzcapacitively?coupled?continuous-time?sigma-delta?modulator?with?an?energy-efficient?chopping?scheme,”ieee?solid-state?circuits?lett.,vol.1,no.1,pp.18–21,jan.2018,doi:10.1109/lssc.2018.2803447.技術(shù)實現(xiàn)思路1、本發(fā)明的目的在于解決現(xiàn)有技術(shù)中存在的問題，并提供一種基于嵌入式ccia和混合型dsm的讀出電路。2、本發(fā)明所采用的具體技術(shù)方案如下：3、一種基于嵌入式ccia和混合型dsm的讀出電路，其包括嵌入式ccia和混合型dsm；4、所述嵌入式ccia嵌于所述混合型dsm的環(huán)路中，將嵌入式ccia的虛地點作為輸入差分信號和反饋差分信號的求和節(jié)點；5、混合型dsm包括rc積分器、第一sc積分器、第二sc積分器、1.5位量化器以及反饋dac；6、讀出電路的輸入差分信號和反饋dac輸出的反饋差分信號輸入嵌入式ccia進行求和并放大，輸出第一中間差分信號；7、嵌入式ccia輸出的第一中間差分信號與db控制時鐘φdb一起輸入rc積分器，輸出第二中間差分信號；8、rc積分器輸出的第二中間差分信號與兩相非交疊時鐘φ1和φ2一起輸入第一sc積分器，在兩相非交疊時鐘φ1和φ2的控制下對第二中間差分信號進行采樣積分，輸出第三中間差分信號；9、第一sc積分器輸出的第三中間差分信號與兩相非交疊時鐘φ1和φ2一起輸入第二sc積分器，在兩相非交疊時鐘φ1和φ2的控制下對第三中間差分信號進行采樣積分，并對rc積分器輸出的第二中間差分信號和第一sc積分器輸出的第三中間差分信號進行求和，輸出第四中間差分信號；10、第二sc積分器輸出的第四中間差分信號與時鐘φ1一起輸入1.5位量化器，由時鐘φ1控制1.5位量化器對第二sc積分器輸出的第四中間差分信號進行量化，最終得到2位數(shù)字輸出信號；該2位數(shù)字輸出信號作為讀出電路的最終輸出，同時控制反饋dac輸出差分信號的正負(fù)性；所述2位數(shù)字輸出信號與rz?dac的控制時鐘φrz、斬波時鐘φchop、dac的參考差分信號vrefp和vrefn一起輸入反饋dac中，生成反饋差分信號。11、作為優(yōu)選，所述讀出電路所采用的時序圖中，db開關(guān)的控制時鐘φdb、rz?dac的控制時鐘φrz、斬波時鐘φchop、兩相非交疊時鐘φ1和φ2滿足：12、φdb的頻率等于roic采樣頻率，φdb的脈寬小于roic采樣周期的50％；13、φrz的頻率等于roic采樣頻率，φrz的上升沿需發(fā)生在φdb上升沿之后，且φrz的脈寬小于φdb脈寬；14、φchop的頻率等于roic采樣頻率的1/2n，其中n為正整數(shù)；φchop的上升沿和下降沿均需發(fā)生在φrz＝1期間；15、φ1和φ2互不交疊，且頻率均等于roic采樣頻率；φdb＝1需發(fā)生在φ1＝1期間或φ2＝1期間。16、作為優(yōu)選，所述φdb的脈寬為roic采樣周期的25％。17、作為優(yōu)選，所述φrz的脈寬為φdb脈寬的10％。18、作為優(yōu)選，所述n＝3,φchop的頻率等于roic采樣頻率的1/8。19、作為優(yōu)選，所述嵌入式ccia包括第一輸入電容(cin1)、第二輸入電容(cin2)、第一反饋電容(cfb1)、第二反饋電容(cfb2)、第一斬波開關(guān)(chop1)、第三斬波開關(guān)(chop3)和第一運算放大器(ota1)；20、所述反饋dac包括第一dac電容(cdac1)、第二dac電容(cdac2)和第二斬波開關(guān)(chop2)；21、第一斬波開關(guān)(chop1)的輸入為外部的輸入差分信號vin和vip以及斬波時鐘φchop；22、第一輸入電容(cin1)的下極板接第一斬波開關(guān)(chop1)的一個輸出端，上極板接第一運算放大器(ota1)的正輸入端；23、第二輸入電容(cin2)的下極板接第一斬波開關(guān)(chop1)的另一個輸出端，上極板接第一運算放大器(ota1)的負(fù)輸入端；24、第一運算放大器(ota1)的正輸出端和負(fù)輸出端分別連接第三斬波開關(guān)(chop3)的兩個輸入端；25、第一反饋電容(cfb1)的上極板接第一運算放大器(ota1)的正輸入端，下極板接第三斬波開關(guān)(chop3)的一個輸出端vccan；26、第二反饋電容(cfb2)上極板接第一運算放大器(ota1)的負(fù)輸入端，下極板接第三斬波開關(guān)(chop3)另一個輸出端vccap；27、第二斬波開關(guān)(chop2)的第一輸入為差分形式的片外參考信號vrefp和vrefn，第二個輸入為1.5位量化器(quantizer)的量化結(jié)果b1b0，第三個輸入為rz?dac的控制時鐘φrz，第四個輸入為斬波時鐘φchop；28、第一dac電容(cdac1)上極板接第一運算放大器(ota1)的正輸入端，下極板接第二斬波開關(guān)(chop2)的輸出；29、第二dac電容(cdac2)上極板接第一運算放大器(ota1)的負(fù)輸入端，下極板接第二斬波開關(guān)(chop2)的輸出。30、作為優(yōu)選，所述rc積分器電路包括第一積分電阻(rint1)、第二積分電阻(rint2)、第一積分電容(cint1)、第二積分電容(cint2)、第一輔助電阻(raux1)、第二輔助電阻(raux2)、第二運算放大器(ota2)、第一開關(guān)(s1)、第二開關(guān)(s2)、第三開關(guān)(s3)、第四開關(guān)(s4)、第五開關(guān)(s5)、第六開關(guān)(s6)、第七開關(guān)(s7)、第八開關(guān)(s8)；31、第一積分電阻(rint1)的一端連接第三斬波開關(guān)(chop3)的一個輸出端vccap，另一端通過第七開關(guān)(s7)連接第二運算放大器(ota2)的正輸入端；32、第二積分電阻(rint2)的一端連接第三斬波開關(guān)(chop3)的另一個輸出端vccan，另一端通過第八開關(guān)(s8)連接第二運算放大器(ota2)的負(fù)輸入端；33、第一積分電容(cint1)的上極板接第二運算放大器(ota2)的正輸入端，下極板接第二運算放大器(ota2)的負(fù)輸出端vintn1；34、第二積分電容(cint2)的上極板接第二運算放大器(ota2)的負(fù)輸入端，下極板接第二運算放大器(ota2)的正輸出端vintp1；35、第一輔助電阻(raux1)的一端和第二輔助電阻(raux2)的一端均連接片外輸入信號vcm，第一輔助電阻(raux1)的另一端同時連接第四開關(guān)(s4)的一端和第五開關(guān)(s5)的一端，第二輔助電阻(raux2)的另一端同時連接第二開關(guān)(s2)的一端和第六開關(guān)(s6)的一端，第二開關(guān)(s2)的另一端和第四開關(guān)(s4)的另一端均連接片外輸入信號vcm，第五開關(guān)(s5)的另一端連接第二運算放大器(ota2)的負(fù)輸入端，第六開關(guān)(s6)的另一端連接第二運算放大器(ota2)的正輸入端；36、第一開關(guān)(s1)的一端和第三開關(guān)(s3)的一端均連接片外輸入信號vcm，第一開關(guān)(s1)的另一端連接第一積分電阻(rint1)的另一端，第三開關(guān)(s3)的另一端連接第二積分電阻(rint2)的另一端。37、作為優(yōu)選，所述第一sc積分器包括第一采樣電容(cs1)、第二采樣電容(cs2)、第三積分電容(cint3)、第四積分電容(cint4)、第三運算放大器(ota3)、第九開關(guān)(s9)、第十開關(guān)(s10)、第十一開關(guān)(s11)、第十二開關(guān)(s12)、第十三開關(guān)(s13)、第十四開關(guān)(s14)、第十五開關(guān)(s15)；38、第九開關(guān)(s9)的一端連接第二運算放大器(ota2)的正輸出端vintp1，另一端同時連接第十一開關(guān)(s11)的一端和第一采樣電容(cs1)的下極板；39、第十開關(guān)(s10)的一端連接第二運算放大器(ota2)的負(fù)輸出端vintn1，另一端同時連接第十一開關(guān)(s11)的另一端和第二采樣電容(cs2)的下極板；40、第一采樣電容(cs1)的上極板同時連接第十二開關(guān)(s12)的一端和第十四開關(guān)(s14)的一端；41、第二采樣電容(cs2)的上極板同時連接第十三開關(guān)(s13)的一端和第十五開關(guān)(s15)的一端；42、第十二開關(guān)(s12)的另一端和第十三開關(guān)(s13)的另一端均連接片外輸入信號vcm；43、第十四開關(guān)(s14)的另一端和第三積分電容(cint3)的上極板均連接第三運算放大器(ota3)的正輸入端；44、第十五開關(guān)(s15)的另一端和第四積分電容(cint4)的上極板均連接第三運算放大器(ota3)的負(fù)輸入端；45、第三積分電容(cint3)的下極板連接第三運算放大器(ota3)的負(fù)輸出端vintn2；46、第四積分電容(cint4)的下極板連接第三運算放大器(ota3)的正輸出端vintp2。47、作為優(yōu)選，所述第二sc積分器包括第一求和電容(cadd1)、第二求和電容(cadd2)、第三求和電容(cadd3)、第四求和電容(cadd4)、第三采樣電容(cs3)、第四采樣電容(cs4)、第五積分電容(cint5)、第六積分電容(cint6)、第四運算放大器(ota4)、第十六開關(guān)(s16)、第十七開關(guān)(s17)、第十八開關(guān)(s18)、第十九開關(guān)(s19)、第二十開關(guān)(s20)、第二十一開關(guān)(s21)和第二十二開關(guān)(s22)；48、第十六開關(guān)(s16)的一端連接第三運算放大器(ota3)的正輸出端vintp2，另一端同時連接第十八開關(guān)(s18)的一端和第三采樣電容(cs3)的下極板；49、第十七開關(guān)(s17)的一端連接第三運算放大器(ota3)的負(fù)輸出端vintn2，另一端同時連接第十八開關(guān)(s18)的另一端和第四采樣電容(cs4)的下極板；50、第三采樣電容(cs3)的上極板同時連接第二十一開關(guān)(s21)的一端和第十九開關(guān)(s19)的一端；51、第四采樣電容(cs4)的上極板同時連接第二十二開關(guān)(s22)一端和第二十開關(guān)(s20)的一端；52、第十九開關(guān)(s19)的另一端和第二十開關(guān)(s20)的另一端均連接片外輸入信號vcm；53、第一求和電容(cadd1)的下極板連接第二運算放大器(ota2)的正輸出端vintp1；54、第二求和電容(cadd2)的下極板連接第三運算放大器(ota3)的正輸出端vintp2；55、第三求和電容(cadd3)的下極板連接第三運算放大器(ota3)的負(fù)輸出端vintn2；56、第四求和電容(cadd4)的下極板連接第二運算放大器(ota2)的負(fù)輸出端vintn1；57、第五積分電容(cint5)的下極板連接第四運算放大器(ota4)的負(fù)輸出端vintn3；58、第六積分電容(cint6)的下極板連接第四運算放大器(ota4)的正輸出端vintp3；59、第四運算放大器(ota4)的正輸入端同時連接第二十一開關(guān)(s21)的另一端、第一求和電容(cadd1)的上極板、第二求和電容(cadd2)的上極板和第五積分電容(cint5)的上極板；60、第四運算放大器(ota4)的負(fù)輸入端同時連接第二十二開關(guān)(s22)的另一端、第三求和電容(cadd3)的上極板、第四求和電容(cadd4)的上極板和第六積分電容(cint6)的上極板。61、作為優(yōu)選，所述1.5位量化器包括第一雙差分比較器(comp1)和第二雙差分比較器(comp2)；第一雙差分比較器(comp1)的第一差分輸入對為第四運算放大器(ota4)的正輸出端vintp3信號和第四運算放大器(ota4)的負(fù)輸出端vintn3信號，第二差分輸入對為片外參考信號vcp和vcn，輸出1位數(shù)字信號b1；第二雙差分比較器(comp1)的第一差分輸入對為第四運算放大器(ota4)的正輸出信號vintp3和第四運算放大器(ota4)的負(fù)輸出端vintn3信號，第二差分輸入對為片外參考信號vcn和vcp，輸出1位數(shù)字信號b0。62、本發(fā)明相對于現(xiàn)有技術(shù)而言，具有以下有益效果：63、現(xiàn)有技術(shù)中，采用的dtdsm對ccia帶寬要求較高，限制了能效；而采用的ctdsm對過量環(huán)路延時和rc系數(shù)變化敏感，需要額外的電路進行補償和校準(zhǔn)。同時，ia在dsm環(huán)路外面導(dǎo)致roic的系統(tǒng)增益誤差不僅來源于ia還來源于dsm，高精度roic由兩個高精度電路模塊構(gòu)成，設(shè)計復(fù)雜度高。本發(fā)明提出了一種基于嵌入式ccia和混合型dsm的高精度roic，從系統(tǒng)層面降低了roic的設(shè)計復(fù)雜度。ccia和dsm在同一個環(huán)路里面，降低了對ccia增益和線性度的要求，同時ccia提供一個增益級，降低了對dsm噪聲和失調(diào)的要求，除此之外，roic的增益精度只取決于ccia，有利于實現(xiàn)高精度roic。該結(jié)構(gòu)使用混合型dsm,第一級積分器為ct積分器，降低了對ccia的帶寬要求；后級積分器為dt積分器，降低了對過量環(huán)路延時和rc系數(shù)變化的敏感性，并且能夠減少pvt的影響，提高roic的魯棒性，有利于實現(xiàn)高能效roic。64、現(xiàn)有技術(shù)中，只db了輸入信號，db期間會導(dǎo)致有用信號信息在幾個采樣時鐘周期內(nèi)丟失，降低了roic的有效增益。本發(fā)明提出了將輸入信號和反饋信號同時db的方案，只需通過簡單的開關(guān)和時序?qū)崿F(xiàn)，避免了有用信號信息在db期間的丟失，保持了roic有效增益。65、現(xiàn)有技術(shù)中，db頻率遠低于roic的采樣頻率，非均勻采樣會降低dsm的分辨率，需要復(fù)雜的技術(shù)來重構(gòu)分辨率。本發(fā)明提出了db頻率與roic的采樣頻率同頻的方案，確保了均勻采樣，避免了非均勻采樣導(dǎo)致的dsm分辨率降低問題，降低了數(shù)字信號處理的難度。66、現(xiàn)有技術(shù)中，采用rz?dac抑制量化噪聲混疊，限制了有效輸入信號幅度。本發(fā)明提出了小脈寬rz?dac，用于解決量化噪聲混疊問題，使有效輸入信號幅度降低在10％范圍內(nèi)，額外的電路成本極低。67、現(xiàn)有技術(shù)中，rz?dac脈沖寬度變化會影響roic的系統(tǒng)精度。本發(fā)明提出了將rzdac的脈沖寬度與db技術(shù)結(jié)合的方案，使roic的增益精度與rz?dac的脈沖寬度變化無關(guān)，從而提高了roic的增益精度。68、現(xiàn)有技術(shù)中，采用的多位量化需要dem等技術(shù)來提高多位dac的線性度，設(shè)計復(fù)雜度高，而一位量化器量化雖然線性度高，但存在量化噪聲、動態(tài)范圍等其他方面的限制。本發(fā)明提出了在roic中使用1.5位量化器，dac中只有1個電容，具有固有線性，同時降低了量化噪聲，提高roic動態(tài)范圍，并降低了對ccia輸出擺幅的設(shè)計要求。當(dāng)前第1頁12當(dāng)前第1頁12