本發(fā)明涉及測試技術領域，特別涉及一種帶自校準功能的高速脈沖信號脈寬精密控制電路，還涉及一種帶自校準功能的高速脈沖信號脈寬精密控制方法。

背景技術：

脈寬調(diào)節(jié)是脈沖信號發(fā)生器和串行誤碼儀等測試儀器的一項重要功能，現(xiàn)有的脈寬調(diào)節(jié)電路其調(diào)節(jié)精度主要受延時電路的準確性、溫度等因素的影響。由于大范圍的可控延時集成電路一般采用級聯(lián)邏輯門來實現(xiàn)延時量的堆疊，因此邏輯門延時的離散性成為影響脈寬調(diào)節(jié)電路精度的最重要的因素。

現(xiàn)有的脈寬精密調(diào)節(jié)方法是采用多級延時電路和邏輯門電路相配合來實現(xiàn)，如圖1所示，現(xiàn)有的脈寬精密調(diào)節(jié)技術，原始脈沖信號分為兩路，一路作為延時補償，另一路利用可控延時作脈寬，再通過沿恢復電路，調(diào)整傳輸過程中的被惡化的時鐘沿，最后經(jīng)“與”(產(chǎn)生占空比≤50％的信號)或“或”(產(chǎn)生占空比＞50％的信號)得到脈寬經(jīng)過調(diào)整的脈沖信號。其中延時支路主要是為了均衡不同頻率下脈寬延時支路的固有延時及傳輸線延時。脈寬延時支路，主要是通過改變該支路的延時來實現(xiàn)對脈沖信號脈寬的調(diào)節(jié)。

現(xiàn)有技術的缺點：

(1)電路工作頻率范圍小，現(xiàn)有電路工作頻率上限受制于延時芯片工作速率，其工作頻率一般在1.5ghz以下。

(2)脈寬控制精度差，現(xiàn)有脈寬控制電路中使用了多級可選門電路作為脈寬控制手段，在多級門電路切換選擇過程中，其延時變化是非線性的，個別點的延時甚至是非單調(diào)的，除手動逐點校準外，幾乎沒有可行的方法可以對電路進行精密校準。且該電路一致性差，調(diào)試難度大、效率低，可生產(chǎn)性差。

(3)溫度漂移大，現(xiàn)有脈寬控制電路受溫度變化影響很大，在0℃到50℃范圍內(nèi)延時溫漂一般在15％以上，需要極其復雜的溫度補償電路來進行補償，且補償校準后，其精度一般只能停留在百皮秒級。

技術實現(xiàn)要素：

針對現(xiàn)有技術的以上缺點，本發(fā)明提出了一種帶自校準功能的高速脈沖信號脈寬精密控制電路及控制方法，采用多路同步pll(鎖相環(huán))合成占空比精密可控的采樣時鐘，配合高速轉(zhuǎn)碼器來徹底改造傳統(tǒng)脈寬調(diào)整電路，顯著提高了脈寬控制精度和電路工作頻率；加上本發(fā)明的電路具有自動校準功能，能夠?qū)崿F(xiàn)因溫度的變化引起誤差的自動補償，提高了脈寬調(diào)整的準確度和溫度適應性，且該校準電路采用純數(shù)字化電路設計，顯著降低了脈寬調(diào)整電路的生產(chǎn)調(diào)試難度。

本發(fā)明的技術方案是這樣實現(xiàn)的：

一種帶自校準功能的高速脈沖信號脈寬精密控制電路，參考輸入時鐘通過三路pll，同時產(chǎn)生三個相參、頻率相同的時鐘信號，fpga通過調(diào)節(jié)每一路信號的小數(shù)分頻相位累加字初始值來調(diào)節(jié)每一路pll相對于參考輸入時鐘的相位，再利用同步觸發(fā)信號將三個pll同步。

可選地，第一pll輸出整個電路的基準系統(tǒng)時鐘到脈沖碼型發(fā)生電路，用于原始nrz碼型脈沖信號合成，合成的原始nrz碼型脈沖信號送至轉(zhuǎn)碼器；

第二pll和第三pll通過后級的邏輯門合成占空比可變的采樣時鐘，通過調(diào)節(jié)第二pll和第三pll的相對相位完成采樣時鐘占空比的調(diào)節(jié)。

可選地，所述第二pll和第三pll的輸出信號先通過沿恢復電路進行波形整理，沿恢復電路的輸出信號送到與/或邏輯門合成占空比可變的采樣時鐘，邏輯門輸出信號一路送至轉(zhuǎn)碼器用于產(chǎn)生脈寬可調(diào)的rz碼型脈沖信號，另一路送至校準電路。

可選地，所述轉(zhuǎn)碼器是利用由所述第二pll和第三pll通過后級的邏輯門合成的占空比可變的采樣時鐘，通過nrz至rz轉(zhuǎn)碼器完成nrz碼到占空比可變的rz碼的轉(zhuǎn)換。

可選地，所述校準電路包括分頻器和fpga；

將分頻器輸出信號引入fpga，在fpga內(nèi)部以分頻時鐘輸出為基礎設計一款計數(shù)器，用fgpa內(nèi)部系統(tǒng)時鐘對該計數(shù)器數(shù)值進行等間隔采樣；當?shù)诙ll與第三pll的相位差值小于分頻器的脈寬敏感門限下限時，分頻器無輸出，fpga內(nèi)部以其作為時鐘源的計數(shù)器數(shù)值保持不變，均勻改變第二pll與第三pll的相位差，得到一個兩倍于脈寬敏感門限下限的計數(shù)器停止工作區(qū)間，取這個區(qū)間兩端的相位控制字的平均值，求出第二pll與第三pll的零相差點。

可選地，所述校準電路的校準步驟如下：

步驟(1)，配置各pll寄存器，之后通過復位信號初始化各pll，并通過一個復用的同步單脈沖信號同步各pll；

步驟(2)，固定第二pll的相位為中值180°，將第二pll的相位控制字設為中間值，然后從0開始步進增加第三pll的相位控制字，讓第三pll的相位從0°開始逐漸增加，以固定時間間隔定時查詢fpga內(nèi)部計數(shù)器，若計數(shù)器值一直增加，則保持第三pll的相位控制字繼續(xù)增加，若計數(shù)器值連續(xù)兩次查詢無變化，則說明第二pll的相位仍然落后于第三pll的相位，但其差值小于分頻器的脈寬敏感門限下限時，分頻器已無輸出，fpga記錄此時第三pll的相位控制字b1；

步驟(3)，繼續(xù)從b1開始步進增加第三pll的相位控制字，此時分頻器會保持無輸出狀態(tài)，直至第三pll的相位超過180°，繼續(xù)以固定時間間隔定時查詢fpga內(nèi)部計數(shù)器，若計數(shù)器值一直不變，則保持第三pll的相位控制字繼續(xù)增加，若計數(shù)器值開始增加，則說明第二pll的相位已超前第三pll的相位，且其差值大于分頻器的脈寬敏感門限下限時，分頻器重新輸出輸出，fpga記錄此時第三pll的相位控制字b2；

步驟(4)，取第三pll的相位控制字b1、b2的中間值，將此數(shù)值與第二pll相位在180°時的相位控制字求差，差值為第三pll需要補足的校準值δt，將δt補償修正加入以后第三pll相位控制字計算公式，自動校準完成。

本發(fā)明還提出了一種帶自校準功能的高速脈沖信號脈寬精密控制方法，參考輸入時鐘通過三路pll，同時產(chǎn)生三個相參、頻率相同的時鐘信號，fpga通過調(diào)節(jié)每一路信號的小數(shù)分頻相位累加字初始值來調(diào)節(jié)每一路pll相對于參考輸入時鐘的相位，再利用同步觸發(fā)信號將三個pll同步。

可選地，第一pll輸出整個電路的基準系統(tǒng)時鐘到脈沖碼型發(fā)生電路，用于原始nrz碼型脈沖信號合成，合成的原始nrz碼型脈沖信號送至轉(zhuǎn)碼器；

第二pll和第三pll通過后級的邏輯門合成占空比可變的采樣時鐘，通過調(diào)節(jié)第二pll和第三pll的相對相位完成采樣時鐘占空比的調(diào)節(jié)；

所述第二pll和第三pll的輸出信號先通過沿恢復電路進行波形整理，沿恢復電路的輸出信號送到與/或邏輯門合成占空比可變的采樣時鐘，邏輯門輸出信號一路送至轉(zhuǎn)碼器用于產(chǎn)生脈寬可調(diào)的rz碼型脈沖信號，另一路送至校準電路。

可選地，所述校準電路包括分頻器和fpga；

將分頻器輸出信號引入fpga，在fpga內(nèi)部以分頻時鐘輸出為基礎設計一款計數(shù)器，用fgpa內(nèi)部系統(tǒng)時鐘對該計數(shù)器數(shù)值進行等間隔采樣；當?shù)诙ll與第三pll的相位差值小于分頻器的脈寬敏感門限下限時，分頻器無輸出，fpga內(nèi)部以其作為時鐘源的計數(shù)器數(shù)值保持不變，均勻改變第二pll與第三pll的相位差，得到一個兩倍于脈寬敏感門限下限的計數(shù)器停止工作區(qū)間，取這個區(qū)間兩端的相位控制字的平均值，求出第二pll與第三pll的零相差點。

可選地，所述校準電路的校準步驟如下：

步驟(1)，配置各pll寄存器，之后通過復位信號初始化各pll，并通過一個復用的同步單脈沖信號同步各pll；

步驟(2)，固定第二pll的相位為中值180°，將第二pll的相位控制字設為中間值，然后從0開始步進增加第三pll的相位控制字，讓第三pll的相位從0°開始逐漸增加，以固定時間間隔定時查詢fpga內(nèi)部計數(shù)器，若計數(shù)器值一直增加，則保持第三pll的相位控制字繼續(xù)增加，若計數(shù)器值連續(xù)兩次查詢無變化，則說明第二pll的相位仍然落后于第三pll的相位，但其差值小于分頻器的脈寬敏感門限下限時，分頻器已無輸出，fpga記錄此時第三pll的相位控制字b1；

步驟(3)，繼續(xù)從b1開始步進增加第三pll的相位控制字，此時分頻器會保持無輸出狀態(tài)，直至第三pll的相位超過180°，繼續(xù)以固定時間間隔定時查詢fpga內(nèi)部計數(shù)器，若計數(shù)器值一直不變，則保持第三pll的相位控制字繼續(xù)增加，若計數(shù)器值開始增加，則說明第二pll的相位已超前第三pll的相位，且其差值大于分頻器的脈寬敏感門限下限時，分頻器重新輸出輸出，fpga記錄此時第三pll的相位控制字b2；

步驟(4)，取第三pll的相位控制字b1、b2的中間值，將此數(shù)值與第二pll相位在180°時的相位控制字求差，即為第三pll需要補足的校準值δt，將δt補償修正加入以后第三pll相位控制字計算公式，自動校準完成。

本發(fā)明的有益效果是：

(1)電路結(jié)構(gòu)簡單、成本低、功耗小，適合于幾乎所有高速脈沖信號發(fā)生器和噶樸素串行誤碼儀；

(2)輸出最小脈寬小、控制精度高，最小輸出脈寬可達100ps，脈寬控制精度可達1ps；

(3)工作頻率高，最高工作頻率可達4.1ghz；

(4)具有自動校準功能，能自動補償因環(huán)境和溫度的變化引起的誤差，校準電路采用純數(shù)字化設計，校準效率極高，調(diào)試難度大幅下降。

附圖說明

為了更清楚地說明本發(fā)明實施例或現(xiàn)有技術中的技術方案，下面將對實施例或現(xiàn)有技術描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實施例，對于本領域普通技術人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他的附圖。

圖1為現(xiàn)有的脈沖寬度控制電路原理框圖；

圖2為本發(fā)明的脈寬精密控制電路原理框圖；

圖3為本發(fā)明的轉(zhuǎn)碼電路的時序圖；

圖4為本發(fā)明的數(shù)字化校準電路的流程圖。

具體實施方式

下面將結(jié)合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發(fā)明一部分實施例，而不是全部的實施例。基于本發(fā)明中的實施例，本領域普通技術人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護的范圍。

傳統(tǒng)的可調(diào)脈寬脈沖信號發(fā)生電路多用延時電路和邏輯門電路相配合來實現(xiàn)脈沖寬度的調(diào)整。首先將脈沖信號分為兩路，第一路正常輸出，第二路通過可編程延時器，將兩路信號過與門或者或門，即可得到脈寬改變的歸零碼脈沖信號，改變第二路可編程延時器的延時量，即可改變脈沖寬度。然而，由于傳統(tǒng)脈寬控制電路中的可編程延時器多采用串聯(lián)多級邏輯門來實現(xiàn)，其電路一致性差，溫漂大，不適合用于精密可調(diào)脈寬脈沖信號的發(fā)生；由于可編程延時器普遍工作速率一般都在ghz以下，不能滿足高速脈沖信號脈寬調(diào)整的需要。

本發(fā)明提出了一種帶自校準功能的高速脈沖信號脈寬精密控制電路，基于多路同步pll和高速轉(zhuǎn)碼器來實現(xiàn)。多路同步pll合成占空比精密可控的采樣時鐘，通過高速轉(zhuǎn)碼器將原始脈沖信號轉(zhuǎn)化為脈寬精密可調(diào)的歸零碼脈沖信號。由于其電路結(jié)構(gòu)簡單、功耗小、控制精度高、工作頻率高，且具有全數(shù)字化的自動校準功能，能有效的解決傳統(tǒng)脈寬控制技術所面臨的難題。

如圖2所示，本發(fā)明的脈寬精密控制電路中，參考輸入時鐘通過三路采用δ-∑調(diào)制技術的同步小數(shù)分頻pll，同時產(chǎn)生三個相參、頻率相同的時鐘信號，fpga可以通過調(diào)節(jié)每一路信號的小數(shù)分頻相位累加字初始值來精密調(diào)節(jié)每一路pll相對于參考輸入時鐘的相位，再利用同步觸發(fā)信號即可將三個pll同步。

本發(fā)明中，多路同步pll的設計主要采用hittite公司的寬帶集成pll芯片hmc835來實現(xiàn)，其相位控制精度為2πx1/(2²⁴)，在10mhz參考時鐘頻率下，其相位調(diào)節(jié)精度約為0.006ps，實際工程中采用1ps為步進。

同步pll1輸出整個電路的基準系統(tǒng)時鐘到脈沖碼型發(fā)生電路，用于原始nrz碼型脈沖信號合成，合成的原始nrz碼型脈沖信號送至轉(zhuǎn)碼器。

同步pll2和同步pll3通過后級的邏輯門合成占空比可變的采樣時鐘，通過調(diào)節(jié)pll2和pll3的相對相位完成采樣時鐘占空比的精密調(diào)節(jié)。pll2和pll3的輸出信號先通過沿恢復電路進行波形整理，沿恢復電路的輸出信號送到與/或邏輯門合成占空比可變的采樣時鐘，邏輯門輸出信號一路送至轉(zhuǎn)碼器用于產(chǎn)生脈寬可調(diào)的rz碼型脈沖信號，另一路送至校準電路。

本發(fā)明的方案中，轉(zhuǎn)碼器是利用由上述同步pll2和同步pll3通過后級的邏輯門合成的占空比可變的采樣時鐘，通過nrz至rz高速轉(zhuǎn)碼器完成nrz碼到占空比可變的rz碼的轉(zhuǎn)換，高速轉(zhuǎn)碼器采用的是hittite公司的可工作在13gbps速率下的hmc706，轉(zhuǎn)碼器的時序圖見圖3。

本發(fā)明的方案中，校準電路包括分頻器和fpga，分頻器采用的是centellax公司的可工作在14ghz頻率下的uxn14m9p。

分頻器對輸入信號的脈寬敏感門限有一個下限，經(jīng)實測，為60ps，當輸入的采樣時鐘高電平或低電平寬度小于60ps時，則分頻器無輸出信號。將分頻器輸出信號引入fpga，在fpga內(nèi)部以此分頻時鐘輸出為基礎設計一款計數(shù)器，用fgpa內(nèi)部系統(tǒng)時鐘對該計數(shù)器數(shù)值進行等間隔采樣。當pll2與pll3的相位差值小于分頻器的脈寬敏感門限下限時，分頻器無輸出，fpga內(nèi)部以其作為時鐘源的計數(shù)器數(shù)值保持不變，均勻改變pll2與pll3的相位差，即可得到一個兩倍于脈寬敏感門限下限的計數(shù)器停止工作區(qū)間，取這個區(qū)間兩端的相位控制字的平均值，即可求出pll2與pll3的零相差點。由于該校準電路對分頻器的脈寬敏感門限并不敏感，取均值的過程，抵消了脈寬敏感門限離散性可能造成的電路校準誤差。由于采用全數(shù)字化校準技術，其校準效率極高，一般在20ms之內(nèi)可以完成電路的快速校準。

如圖4所示，本發(fā)明的校準電路的全數(shù)字化校準步驟如下：

(1)配置各pll寄存器，之后通過復位信號初始化各pll，并通過一個復用的同步單脈沖信號同步各pll。

(2)固定pll2的相位為中值180°，即將pll2的相位控制字設為中間值，然后從0開始步進增加pll3的相位控制字，讓pll3的相位從0°開始逐漸增加，以固定時間間隔定時查詢上文的fpga內(nèi)部計數(shù)器，若計數(shù)器值一直增加，則保持pll3的相位控制字繼續(xù)增加，若計數(shù)器值連續(xù)兩次查詢無變化，則說明pll2的相位仍然落后于pll3的相位，但其差值小于分頻器的脈寬敏感門限下限時，分頻器已無輸出，fpga記錄此時pll3的相位控制字b1。

(3)繼續(xù)從b1開始步進增加pll3的相位控制字，此時分頻器會保持無輸出狀態(tài)，直至pll3的相位超過180°，繼續(xù)以固定時間間隔定時查詢上文的fpga內(nèi)部計數(shù)器，若計數(shù)器值一直不變，則保持pll3的相位控制字繼續(xù)增加，若計數(shù)器值開始增加，則說明pll2的相位已超前pll3的相位，且其差值大于分頻器的脈寬敏感門限下限時，分頻器重新輸出輸出，fpga記錄此時pll3的相位控制字b2。

(4)取pll3的相位控制字b1、b2的中間值，將此數(shù)值與pll2相位在180°時的相位控制字求差，即為pll3需要補足的校準值δt，將δt補償修正加入以后pll3相位控制字計算公式，自動校準完成。

本發(fā)明是一種基于多路同步pll和高速轉(zhuǎn)碼器的高速脈沖信號脈寬精密控制技術，突出優(yōu)點如下：

(1)電路結(jié)構(gòu)簡單、成本低、功耗小，適合于幾乎所有高速脈沖信號發(fā)生器和噶樸素串行誤碼儀；

(2)輸出最小脈寬小、控制精度高，最小輸出脈寬可達100ps，脈寬控制精度可達1ps；

(3)工作頻率高，最高工作頻率可達4.1ghz；

(4)具有自動校準功能，能自動補償因環(huán)境和溫度的變化引起的誤差，校準電路采用純數(shù)字化設計，校準效率極高，調(diào)試難度大幅下降。

以上所述僅為本發(fā)明的較佳實施例而已，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進等，均應包含在本發(fā)明的保護范圍之內(nèi)。