本文所公開的各種實(shí)施例大體上涉及一種電路時序。

背景技術(shù)：

全數(shù)字鎖相環(huán)(adpll)可在射頻(rf)電路中用作頻率合成器以形成用于發(fā)射器或接收器的穩(wěn)定本地振蕩器。這歸因于adpll的低功耗和高集成度。

技術(shù)實(shí)現(xiàn)要素：

下文呈現(xiàn)各種實(shí)施例的簡要概述。在以下概述中可能做出一些簡化和省略，所述概述旨在突出和引入各種實(shí)施例的一些方面，而非限制本發(fā)明的范圍。在稍后的章節(jié)中將描述足以讓本領(lǐng)域的普通技術(shù)人員能獲得且使用本發(fā)明概念的優(yōu)選實(shí)施例的詳細(xì)描述。

本文所描述的各種實(shí)施例涉及時間數(shù)字轉(zhuǎn)換器裝置，包括：包括多個緩沖器的中等分辨率延遲單元，該中等分辨率延遲單元被配置成接收參考時鐘信號和數(shù)據(jù)時鐘信號作為輸入，并且配置成輸出多個延遲的數(shù)據(jù)時鐘信號，其中多個延遲的數(shù)據(jù)時鐘信號之間的延遲是中等分辨率延遲值；包括多個核心的高分辨率延遲單元，該高分辨率延遲單元被配置成接收來自所述中等分辨率延遲單元的所述參考時鐘信號和所述多個延遲的數(shù)據(jù)時鐘信號作為輸入，其中，所述多個核心包括：被配置成接收所述多個所述延遲的數(shù)據(jù)時鐘信號中的一者的第一組延遲，被配置成接收所述參考時鐘信號的第二組延遲；以及連接到第一組延遲和第二組延遲的輸出的快速觸發(fā)器，其中該快速觸發(fā)器的輸出指示高分辨率延遲值。第一組延遲和第二組延遲可包括多個串聯(lián)電容器。所述多個電容器的第一部分可用于校準(zhǔn)。所述多個電容器的第二部分可用于正常操作。所述多個核心中的每一核心可包括兩個多路復(fù)用器。所述多個核心可被配置成接收將所述核心置于校準(zhǔn)模式的控制信號。所述多個核心中的每一核心可被配置成接收校準(zhǔn)該核心的控制信號。

本文所描述的各種實(shí)施例涉及一種校正時間數(shù)字轉(zhuǎn)換的方法，所述時間數(shù)字轉(zhuǎn)換包括中等分辨率延遲單元和高分辨率延遲單元，該高分辨率延遲單元包括第一延遲組和第二延遲組，該方法包括：初始化校準(zhǔn)延遲值；將校準(zhǔn)延遲值應(yīng)用于第一延遲組；輸入時鐘信號到第一延遲組和第二延遲組；以及將第一延遲組和第二延遲組的輸出輸入到快速觸發(fā)器；并且當(dāng)快速觸發(fā)器指示第一延遲組和第二延遲組的輸出未對準(zhǔn)時，遞增校準(zhǔn)延遲值且將該遞增的校準(zhǔn)延遲值再次應(yīng)用于第一延遲組。

該方法可進(jìn)一步包括當(dāng)快速觸發(fā)器指示第一延遲組與第二延遲組的輸出對準(zhǔn)時，設(shè)置校準(zhǔn)延遲值。第一組延遲和第二組延遲可包括多個串聯(lián)電容器。所述多個電容器的第一部分可用于校準(zhǔn)。校準(zhǔn)延遲值可指示所述多個電容器的第一部分中的哪些并聯(lián)連接以實(shí)現(xiàn)所要的校準(zhǔn)延遲值。該方法可進(jìn)一步包括設(shè)置第一多路復(fù)用器和第二多路復(fù)用器以在處于校準(zhǔn)模式時將時鐘信號輸入到第一延遲組和第二延遲組中。

本文所描述的各種實(shí)施例涉及一種編碼有用于執(zhí)行校準(zhǔn)時間數(shù)字轉(zhuǎn)換的方法的指令的非暫時性機(jī)器可讀存儲媒體，所述時間數(shù)字轉(zhuǎn)換包括中等分辨率延遲單元和高分辨率延遲單元，該高分辨率延遲單元包括第一延遲組和第二延遲組，該媒體包括：用于初始化校準(zhǔn)延遲值的指令；用于將校準(zhǔn)延遲值應(yīng)用于第一延遲組的指令；用于將時鐘信號輸入到第一延遲組和第二延遲組中的指令；以及用于將第一延遲組和第二延遲組的輸出輸入到快速觸發(fā)器的指令；并且當(dāng)快速觸發(fā)器指示第一延遲組與第二延遲組的輸出未對準(zhǔn)時，遞增校準(zhǔn)延遲值且將遞增的校準(zhǔn)延遲值再次應(yīng)用于第一延遲組。

該非暫時性機(jī)器可讀存儲媒體可進(jìn)一步包括當(dāng)快速觸發(fā)器指示第一延遲組與第二延遲組的輸出對準(zhǔn)時，設(shè)置校準(zhǔn)延遲值。第一組延遲和第二組延遲可包括多個串聯(lián)電容器。所述多個電容器的第一部分可用于校準(zhǔn)。校準(zhǔn)延遲值可指示所述多個電容器的第一部分中的哪些并聯(lián)連接以實(shí)現(xiàn)所要的校準(zhǔn)延遲值。

本文所描述的各種實(shí)施例涉及一種校準(zhǔn)時間數(shù)字轉(zhuǎn)換器(tdc)的方法，該方法包括：通過啟用xtal參考信號和數(shù)控振蕩器(dco)信號并且關(guān)閉復(fù)位信號來使tdc從斷電狀態(tài)變?yōu)橥姞顟B(tài)；由通電狀態(tài)，利用啟用校準(zhǔn)信號實(shí)現(xiàn)精細(xì)校準(zhǔn)；以及在包括接收來自中等分辨率延遲單元的輸入的核心的高分辨率延遲單元上進(jìn)行校準(zhǔn)，其中該核心包括一組延遲(每一個延遲增加2.5皮秒的延遲)和被配置成在兩個路徑上使用相同信號(參考信號或dco信號)的多路復(fù)用器以及來自準(zhǔn)確快速觸發(fā)器的用于確定相位對準(zhǔn)的控制信號。

附圖說明

為了更好地理解各種實(shí)施例，參考附圖，其中：

圖1示出tdc和該tdc的時序圖的實(shí)施例；

圖2示出tdc架構(gòu)的實(shí)施例。

圖3示出tdc高分辨率核心的實(shí)施例。

圖4示出延遲。

圖5示出配置時序圖。

圖6示出校正時序圖。

圖7示出校準(zhǔn)方法。

為了便于理解，已使用相同參考標(biāo)號表示具有基本上相同或類似結(jié)構(gòu)或基本上相同或類似功能的元件。

具體實(shí)施方式

本文中所呈現(xiàn)的描述和圖式示出了各種原理。應(yīng)了解，本領(lǐng)域的技術(shù)人員將能夠設(shè)計(jì)體現(xiàn)這些原理且包括于本發(fā)明的范圍內(nèi)的各種布置，但本文中未明確地描述或示出所述布置。如本文所使用，術(shù)語“或”是指非獨(dú)占的或(即，和/或)，除非另外指明(例如“或另外”或“或在替代方案中”)。另外，本文所描述的各種實(shí)施例未必是相互排斥的，并且可組合以產(chǎn)生并有本文所描述的原理的另外實(shí)施例。

鎖相環(huán)(pll)可以是包括電壓或電流驅(qū)動的振蕩器和相位檢測器的電路。振蕩器可被不斷地調(diào)整以匹配輸入信號的頻率的相位。pll可用于穩(wěn)定通信信道、產(chǎn)生信號、形成時鐘、調(diào)制/解調(diào)信號或重建具有較少噪聲的信號。pll可用于數(shù)字以及模擬通信和系統(tǒng)。

pll可包括一個或多個壓控振蕩器(vco)，所述一個或多個vco可最初被調(diào)諧到接近預(yù)期發(fā)射/接收頻率的頻率。vco的振蕩頻率可由輸入電壓控制。vco可以是線性振蕩器或張弛振蕩器。線性振蕩器可產(chǎn)生更多正弦波，而張弛振蕩器可產(chǎn)生更多三角波或鋸齒波。

pll可類似地包括可以比較兩個輸入信號的相位的相位頻率檢測器(pfd)。舉例來說，pfd可將來自vco的信號與另一來源或數(shù)據(jù)信號進(jìn)行比較。pfd可提供可以反饋到環(huán)路濾波器中的錯誤輸出。該錯誤輸出可與環(huán)路反饋中的信號整合以補(bǔ)償對信號偏移的校正。pfd可類似地允許頻率錯誤輸出和補(bǔ)償。

另一類型的pll可以是上文提到的全數(shù)字pll(adpll)，其中相位檢測器、濾波器和振蕩器可以全都是數(shù)字的。舉例來說，在adpll中，時間數(shù)字轉(zhuǎn)換器(tdc)可充當(dāng)pfd，而數(shù)控振蕩器可取代vco。

tdc可以是接收輸入信號和參考信號、檢測兩個信號之間的相位差以及提供檢測到的相位差的數(shù)字值的數(shù)字電路。兩個信號之間的相位差可由輸入信號的前沿與參考信號的前沿之間的時間差給出。tdc通?？砂ù?lián)耦接并且用于確定兩個信號之間的相位差的一組反相器。tdc將該相位差數(shù)字化，并且提供已數(shù)字化的相位差。tdc的分辨率是用于數(shù)字化相位差的量化步長大小，通常由所述組反相器中的一個反相器的延遲確定。

tdc可用于adpll或某一其它電路中?？赡苄枰@得用于tdc的高分辨率，以便提高其中使用tdc的adpll或某一其它電路的性能。

實(shí)施例包括影響整個adpll的性能的tdc，因?yàn)檎麄€adpll可設(shè)置帶內(nèi)噪聲，并且tdc可造成pll輸出處的雜散音調(diào)的存在。tdc可測量并且數(shù)字化參考信號與反饋信號之間的相位差，因此tdc可以在將時間轉(zhuǎn)換成數(shù)字字時因影響系統(tǒng)級性能的有限分辨率而誘發(fā)量化錯誤。

可選擇高分辨率tdc以符合例如雷達(dá)應(yīng)用等中嚴(yán)格的相位噪聲。子門分辨率tdc可用于此種應(yīng)用中。一些實(shí)施例包括需要極準(zhǔn)確的相位對準(zhǔn)的架構(gòu)。一種延遲校準(zhǔn)方法可用于將因選路和組件失配而導(dǎo)致的未對準(zhǔn)降到最小。實(shí)施例還可包括可在中等精細(xì)tdc拓?fù)浣Y(jié)構(gòu)中實(shí)施的一種校準(zhǔn)方法。

圖1示出tdc和該tdc的時序圖100的實(shí)施例。tdc實(shí)施例102可包括延遲反相器104、d觸發(fā)器106、信號時鐘108、參考時鐘110和加法器112。時序圖114可包括例如延遲116等延遲，該延遲包括信號時鐘108與參考時鐘110之間的偏移。

延遲反相器104可具有兩個類別的延遲。第一延遲類別可包括門延遲，該門延遲包括緩沖器或反相器。類似地，第二延遲類別可包括子門延遲。子門延遲可包括延遲差分化和延遲線電容器。第二延遲類別的例子可包括微調(diào)延遲(vernier)或快閃中等精細(xì)延遲(flashmediumfine)。

圖2示出tdc架構(gòu)200的實(shí)施例。tdc架構(gòu)200可包括中等分辨率延遲單元202和高分辨率延遲單元204。中等分辨率延遲單元202可包括延遲緩沖器206、輸入數(shù)據(jù)時鐘208和輸入?yún)⒖紩r鐘210。來自中等分辨率延遲單元202的時鐘信號可用作到高分辨率延遲單元204的輸入。

高分辨率延遲單元204可包括核心212到216和解碼器222。核心212到216可各自包括例如核心多路復(fù)用器218等一個或多個多路復(fù)用器。每一核心212到216可包括例如延遲組220等延遲組，該延遲組相對于圖3到圖4進(jìn)一步描述。解碼器222可將來自中等分辨率單元的輸出當(dāng)作輸入，并且選擇數(shù)據(jù)信號中的一者作為時鐘輸出。解碼器222可接收例如來自處于或不在同一電路板上的控制模塊或電路的d_medium_sel或控制選擇等信號，所述同一電路板選擇到解碼器222的輸入中的哪些將被輸出，以使adpll的數(shù)字部分中的子塊同步。

中等分辨率延遲單元202中的延遲緩沖器206可各自包括(例如)40皮秒緩沖。在校準(zhǔn)期間，中等分辨率延遲可指定40皮秒的時間段，且接著高分辨率延遲單元可在該40皮秒時間段內(nèi)更精確地校正。來自延遲緩沖器206的每一緩沖可被輸入到核心212到216和核心多路復(fù)用器218中的一者或多者中。核心多路復(fù)用器218可各自在進(jìn)入的延遲信號中的一者之間進(jìn)行選擇。在校準(zhǔn)期間，核心多路復(fù)用器218被設(shè)置為將相同信號饋入到延遲組220中。這導(dǎo)致確定因能夠被校準(zhǔn)的組件和其它差值所致的在核心212到216中的時間延遲差。在正常操作期間，核心多路復(fù)用器218被設(shè)置為饋入來自中等分辨率延遲單元202的輸出，且參考信號210被輸入到延遲組220中。這導(dǎo)致對輸入數(shù)據(jù)時鐘208與輸入?yún)⒖紩r鐘210之間的時間差的更精細(xì)確定。

高分辨率延遲單元204可隨后使用更高分辨率來校準(zhǔn)和/或輸出數(shù)據(jù)信號。舉例來說，高分辨率延遲單元204可被校準(zhǔn)到2.5皮秒級，而中等分辨率指定40皮秒級。

圖3示出tdc高分辨率核心300的實(shí)施例。tdc高分辨率核心300可包括控制器301、多路復(fù)用器302到304、延遲306到316、數(shù)據(jù)dco延遲信號x318、數(shù)據(jù)dco延遲信號x+1320和時鐘參考信號322。在一些實(shí)施例中，延遲306到316中的每一個可遞增地引起另外2.5皮秒的延遲。舉例來說，如果接通16個延遲，則tdc高分辨率延遲核心300可跨越總計(jì)40皮秒的延遲。類似地，任何數(shù)目的延遲可被激活，每一延遲添加一增量的時間以使信號偏移。2.5皮秒的遞增延遲用作例子，且每一延遲可使用任何時間量，例如，1、1.5或6皮秒?？丶?01可將控制信號輸出到延遲306到316中以選擇合適數(shù)目的延遲供使用。

圖4示出一延遲400。延遲400可對應(yīng)于延遲306到316。延遲400可包括dco信號延遲組404、參考信號延遲組406和快速觸發(fā)器408。dco信號延遲組404可包括電容器組402。電容器組402可包括(例如)24個電容器。第一電容器在一些實(shí)施例中可用于校準(zhǔn)。在其它實(shí)施例中，末次或其它電容器可用于正常操作。舉例來說，前八個或最高有效位(msb)電容器可特定地用于校準(zhǔn)。在這種情況下，其余16個電容器或最低有效位(lsb)可用于正常操作。參考信號延遲組406可類似于dco信號延遲組404而起作用，并且時鐘參考信號而非數(shù)據(jù)線用作輸入。

控制信號可從控件301輸入到延遲400。該控制信號可用在所顯示的dd_ctrl＜7∶0＞、dr_ctrl＜23∶8＞和dr_ctrl＜7∶0＞信號中。該控制信號可具有任何數(shù)目的位的分辨率，例如8、12、16、20、24或更多。例如，顯示8位控制信號。dd_ctrl＜7∶0＞控制信號用在dco路徑中，dr_ctrl＜7∶0＞控制信號用在參考路徑中，從而校準(zhǔn)由電路中的失配和路由路徑產(chǎn)生的未對準(zhǔn)。限定默認(rèn)設(shè)置(例如dd_ctrl＜7∶0＞＝4)以保證在校準(zhǔn)期間的對準(zhǔn)(參考信號可能早可能遲)。dco信號延遲組404和參考信號延遲組406的輸出可被輸入到快速觸發(fā)器408中?？焖儆|發(fā)器408可以是包括快速觸發(fā)器的任何種類的觸發(fā)器?？焖儆|發(fā)器408可在時鐘未被校準(zhǔn)時將數(shù)據(jù)信號時鐘和參考信號時鐘當(dāng)作輸入，且輸出0。

快速觸發(fā)器408的輸出可在校準(zhǔn)期間回送到控制器中以便使校準(zhǔn)值變化，以確定給出對應(yīng)于在快速觸發(fā)器輸出處從0到1的轉(zhuǎn)變的零延遲的校準(zhǔn)值。舉例來說，dco延遲信號x318與時鐘參考信號322可能偏離5皮秒。這可在校準(zhǔn)期間通過根據(jù)信號偏離的時間量將信號回送到高分辨率校準(zhǔn)中而得以補(bǔ)償。一旦數(shù)據(jù)信號時鐘與參考時鐘相同，快速觸發(fā)器的輸出可從0切換到1，并且信號被對準(zhǔn)。

快速觸發(fā)器408可以是快得足以提供指定時間分辨率的任何種類的觸發(fā)器。在這個實(shí)施例中，快速觸發(fā)器可在1ps下切換，這支持延遲400的2.5ps分辨率。

輸出時間分辨率可由使用adpll的應(yīng)用確定。舉例來說，adpll可用于無線通信裝置，并且振蕩的頻率可以是數(shù)百兆赫(mhz)或幾千兆赫(ghz)。主時鐘可基于晶體振蕩器(xco)、壓控晶體振蕩器(vcxco)、溫度補(bǔ)償晶體振蕩器(tcxco)或具有準(zhǔn)確頻率的某一其它類型的振蕩器而產(chǎn)生。

圖5示出配置時序圖500。時序圖500包括dco時鐘502和dco校準(zhǔn)時鐘504。dco時鐘可如所描畫而在時間上偏移4個時間段。在這種情況下，4個lsb可被接通以配置dco信號。

圖6示出校正時序圖600。校正時序圖600示出校準(zhǔn)前與校準(zhǔn)后的dco信號。dco信號在這種情況下滯后于參考頻率，且3位校正得以提供。校正性位可各自(例如)在2.5皮秒處包括一個電容器。

圖7示出校準(zhǔn)方法700。校準(zhǔn)方法700以步驟702開始，并且進(jìn)行到步驟704。在步驟704處，電路接通并且初始化。接下來，校準(zhǔn)方法700將校準(zhǔn)延遲706初始化。這個值可被初始化到默認(rèn)設(shè)置，例如4個lsb。作為此舉的一部分，設(shè)置多路復(fù)用器302到304以將相同信號饋入到dco信號延遲組404和參考信號延遲組406中。接下來，校準(zhǔn)方法700將校準(zhǔn)延遲值708應(yīng)用于參考信號延遲組406。接著，方法700確定快速觸發(fā)器408的輸出是否等于1。這指示dco信號延遲組404與參考信號延遲組406的輸出對準(zhǔn)。如果否，則遞增校準(zhǔn)延遲值712。接著，遞增的校準(zhǔn)延遲值再次應(yīng)用于參考信號延遲組406，并且該過程重復(fù)708。如果觸發(fā)器的輸出是1，則該方法針對延遲400設(shè)置校準(zhǔn)延遲值714。該方法接著在步驟716處結(jié)束。應(yīng)注意，該校準(zhǔn)方法可針對核心中的每一核心中的延遲中的每一延遲而執(zhí)行，使得高分辨率延遲單元204的各個部分全部都被校準(zhǔn)。

同樣在步驟710中，方法700可查看校準(zhǔn)延遲值在快速觸發(fā)器408沒有產(chǎn)生值1的情況下是否已超出最大值。在這種情況下，可能存在錯誤，并且可重啟系統(tǒng)或產(chǎn)生錯誤指示，指示有校準(zhǔn)故障?？烧{(diào)整默認(rèn)設(shè)置以重新開始5個或6個lsb而非4個lsb的校準(zhǔn)算法。

本文所描述的tdc和adpll可用于各種應(yīng)用，例如通信、計(jì)算、聯(lián)網(wǎng)、個人電子件等。舉例來說，tdc和adpll可用于無線通信裝置、蜂窩式電話、手持式裝置、游戲裝置、膝上型計(jì)算機(jī)、消費(fèi)型電子裝置、個人計(jì)算機(jī)等。

所描述的tdc和adpll可用于在可在廣泛范圍的頻率中操作的接收器和/或發(fā)射器中的頻率合成。本文所描述的tdc和adpll可在集成電路(ic)、模擬ic、rfic(rfic)、混合信號ic、專用集成電路(asic)、印刷電路板(pcb)、電子裝置等上實(shí)施。tdc和adpll也可通過各種ic工藝技術(shù)進(jìn)行制造，例如互補(bǔ)金屬氧化物半導(dǎo)體(cmos)、n通道m(xù)os(nmos)、p通道m(xù)os(pmos)、雙極結(jié)晶體管(bjt)、雙極型cmos(bicmos)、鍺化硅(sige)、砷化鎵(gaas)等。tdc和adpll可利用深亞微米rfcmos晶體管實(shí)施，且能夠?qū)崿F(xiàn)良好性能和高度集成。

從前文描述應(yīng)顯而易見的是，本發(fā)明的各種實(shí)施例可在硬件中實(shí)施。此外，各種實(shí)施例可實(shí)施為存儲在非暫時性機(jī)器可讀存儲媒體(例如，易失性存儲器或非易失性存儲器)上的指令，所述指令可由至少一個處理器讀取和執(zhí)行以執(zhí)行本文中詳細(xì)描述的操作。機(jī)器可讀存儲媒體可包括用于以機(jī)器可讀形式存儲信息的任何機(jī)構(gòu)，例如，個人計(jì)算機(jī)或膝上型計(jì)算機(jī)、服務(wù)器或其它計(jì)算裝置。因此，非暫時性機(jī)器可讀存儲媒體不包括暫時性信號，但可包括易失性存儲器和非易失性存儲器，包括但不限于只讀存儲器(rom)、隨機(jī)存取存儲器(ram)、磁盤存儲媒體、光學(xué)存儲媒體、快閃存儲器裝置和類似存儲媒體。

所屬領(lǐng)域的技術(shù)人員應(yīng)了解，本文中的任何框圖表示體現(xiàn)本發(fā)明的原理的說明性電路的概念視圖。類似地，應(yīng)了解，任何流程圖表、流程圖、狀態(tài)遷移圖、偽碼等表示可基本上在機(jī)器可讀媒體中表示且因此由計(jì)算機(jī)或處理器執(zhí)行的各種過程，無論是否明確地示出此類計(jì)算機(jī)或處理器。

雖然已通過特定地參考各種實(shí)施例的某些方面詳細(xì)地描述了各種實(shí)施例，但應(yīng)理解，本發(fā)明能夠具有其它實(shí)施例，并且本發(fā)明的細(xì)節(jié)能夠在各種顯而易見的方面中進(jìn)行修改。如對于本領(lǐng)域的技術(shù)人員而言顯而易見，變化和修改可在保持于本發(fā)明的精神和范圍內(nèi)的同時得以實(shí)現(xiàn)。因此，前文公開內(nèi)容、描述和圖式僅出于說明性目的，并且不以任何方式限制本發(fā)明，本發(fā)明僅由權(quán)利要求書限定。