本發(fā)明屬于集成電路技術(shù)領(lǐng)域，尤其涉及一種24進(jìn)制減法計(jì)數(shù)電路及芯片。

背景技術(shù)：

目前電子表中的24進(jìn)制減法計(jì)數(shù)功能通常通過(guò)微控制器來(lái)實(shí)現(xiàn)，然而微控制器的成本較高，因此，電子表中的24進(jìn)制減法計(jì)數(shù)模塊的成本也較高。

因此，現(xiàn)有電子表中的24進(jìn)制減法計(jì)數(shù)模塊因由微控制器實(shí)現(xiàn)而存在成本高的問(wèn)題。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的目的在于提供一種24進(jìn)制減法計(jì)數(shù)電路及芯片，旨在解決現(xiàn)有電子表中的24進(jìn)制減法計(jì)數(shù)模塊因由微控制器實(shí)現(xiàn)而存在成本高的問(wèn)題。

本發(fā)明是這樣實(shí)現(xiàn)的，一種24進(jìn)制減法計(jì)數(shù)電路，所述24進(jìn)制減法計(jì)數(shù)電路的輸入端接收脈沖信號(hào)，所述24進(jìn)制減法計(jì)數(shù)電路包括：

反相模塊，用于將所述脈沖信號(hào)進(jìn)行反相并生成反相脈沖信號(hào)；

分頻計(jì)數(shù)模塊，用于根據(jù)所述脈沖信號(hào)和所述反相脈沖信號(hào)執(zhí)行從數(shù)值23至數(shù)值0的循環(huán)減計(jì)數(shù)，并輸出相應(yīng)的二進(jìn)制編碼的減計(jì)數(shù)結(jié)果；所述分頻計(jì)數(shù)模塊的同相輸入端和反相輸入端分別與所述反相模塊的輸出端和輸入端相連接。

本發(fā)明的另一目的還在于提供一種包括上述24進(jìn)制減法計(jì)數(shù)電路的芯片。

本發(fā)明中，24進(jìn)制減法計(jì)數(shù)電路通過(guò)采用成本較低的反相模塊和分頻計(jì)數(shù)模塊代替微控制器，對(duì)輸入的脈沖信號(hào)進(jìn)行反相并生成反相脈沖信號(hào)，并根據(jù)脈沖信號(hào)和反相脈沖信號(hào)執(zhí)行從數(shù)值23至數(shù)值0的循環(huán)減計(jì)數(shù)，并輸出相應(yīng)的二進(jìn)制編碼的減計(jì)數(shù)結(jié)果。該24進(jìn)制減法計(jì)數(shù)電路通過(guò)反相模塊和分頻計(jì)數(shù)模塊實(shí)現(xiàn)，成本低。

附圖說(shuō)明

圖1是本發(fā)明實(shí)施例提供的24進(jìn)制減法計(jì)數(shù)電路的結(jié)構(gòu)圖；

圖2是本發(fā)明另一實(shí)施例提供的24進(jìn)制減法計(jì)數(shù)電路的結(jié)構(gòu)圖；

圖3是本發(fā)明實(shí)施例提供的24進(jìn)制減法計(jì)數(shù)電路中分頻計(jì)數(shù)模塊的示例電路圖；

圖4是本發(fā)明實(shí)施例提供的24進(jìn)制減法計(jì)數(shù)電路的輸入信號(hào)和輸出信號(hào)的波形圖；

圖5是本發(fā)明實(shí)施例提供的分頻計(jì)數(shù)模塊中第一二分頻單元的示例電路圖；

圖6是本發(fā)明實(shí)施例提供的分頻計(jì)數(shù)模塊中第一d輸入二分頻單元的示例電路圖。

具體實(shí)施方式

為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點(diǎn)更加清楚明白，以下結(jié)合附圖及實(shí)施例，對(duì)本發(fā)明進(jìn)行進(jìn)一步詳細(xì)說(shuō)明。應(yīng)當(dāng)理解，此處所描述的具體實(shí)施例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。

圖1示出了本發(fā)明實(shí)施例提供的24進(jìn)制減法計(jì)數(shù)電路的結(jié)構(gòu)，為了便于說(shuō)明，僅示出了與本發(fā)明相關(guān)的部分，詳述如下：

作為本發(fā)明一優(yōu)選實(shí)施例，24進(jìn)制減法計(jì)數(shù)電路的輸入端接收脈沖信號(hào)，24進(jìn)制減法計(jì)數(shù)電路包括反相模塊100和分頻計(jì)數(shù)模塊200。

反相模塊100用于將脈沖信號(hào)進(jìn)行反相并生成反相脈沖信號(hào)。

具體的，反相模塊100為反相器。

分頻計(jì)數(shù)模塊200用于根據(jù)脈沖信號(hào)和反相脈沖信號(hào)執(zhí)行從數(shù)值23至數(shù)值0的循環(huán)減計(jì)數(shù)，并輸出相應(yīng)的二進(jìn)制編碼的減計(jì)數(shù)結(jié)果；分頻計(jì)數(shù)模塊200的同相輸入端和反相輸入端分別與反相模塊100的輸出端和輸入端相連接。

具體的，分頻計(jì)數(shù)模塊200從數(shù)值23開(kāi)始進(jìn)行減計(jì)數(shù)，分頻計(jì)數(shù)模塊200每接收到脈沖信號(hào)中的一個(gè)脈沖，便執(zhí)行一次減一計(jì)數(shù)，直到減計(jì)數(shù)結(jié)果為數(shù)值0后，再次從數(shù)值23開(kāi)始進(jìn)行減計(jì)數(shù)，如此循環(huán)減計(jì)數(shù)。從數(shù)值23開(kāi)始，依次減一計(jì)數(shù)，直至減計(jì)數(shù)結(jié)果為數(shù)值0，逐次減一計(jì)數(shù)期間對(duì)應(yīng)的二進(jìn)制編碼的減計(jì)數(shù)結(jié)果為：數(shù)值23、數(shù)值22、數(shù)值21、數(shù)值20、數(shù)值19、數(shù)值18、數(shù)值17、數(shù)值16、數(shù)值15、數(shù)值14、數(shù)值13、數(shù)值12、數(shù)值11、數(shù)值10、數(shù)值9、數(shù)值8、數(shù)值7、數(shù)值6、數(shù)值5、數(shù)值4、數(shù)值3、數(shù)值2、數(shù)值1及數(shù)值0對(duì)應(yīng)的二進(jìn)制編碼減計(jì)數(shù)結(jié)果依次為100011、100010、100001、100000、011001、011000、010111、010110、010101、010100、010011、010010、010001、010000、001001、001000、000111、000110、000101、000100、000011、000010、000001、000000。

具體的，分頻計(jì)數(shù)模塊200的第一輸出端、第二輸出端、第三輸出端、第四輸出端、第五輸出端及第六輸出端為24進(jìn)制減法計(jì)數(shù)電路的輸出端，二進(jìn)制編碼的減計(jì)數(shù)結(jié)果中的六位數(shù)值分別通過(guò)分頻計(jì)數(shù)模塊200的第一輸出端、第二輸出端、第三輸出端、第四輸出端、第五輸出端及第六輸出端輸出。進(jìn)一步具體的，二進(jìn)制編碼的減計(jì)數(shù)結(jié)果中的第六位數(shù)值、第五位數(shù)值、第四位數(shù)值、第三位數(shù)值、第二位數(shù)值及第一位數(shù)值分別通過(guò)分頻計(jì)數(shù)模塊200的第六輸出端、第五輸出端、第四輸出端、第三輸出端、第二輸出端及第一輸出端輸出，其中，第六位數(shù)值和第五位數(shù)值與減計(jì)數(shù)結(jié)果數(shù)值的十位數(shù)值相對(duì)應(yīng)，第四位數(shù)值、第三位數(shù)值、第二位數(shù)值及第一位數(shù)值與減計(jì)數(shù)結(jié)果數(shù)值的個(gè)位數(shù)值相對(duì)應(yīng)，例如，若減計(jì)數(shù)結(jié)果為21，二進(jìn)制編碼的減計(jì)數(shù)結(jié)果的第六位數(shù)值和第五位數(shù)值分別為1和0，其所對(duì)應(yīng)的十進(jìn)制數(shù)值為2，即為減計(jì)數(shù)結(jié)果數(shù)值的十位數(shù)值；二進(jìn)制編碼的減計(jì)數(shù)結(jié)果的第四位數(shù)值、第三位數(shù)值、第二位數(shù)值及第一位數(shù)值分別為0、0、0、1，其所對(duì)應(yīng)的十進(jìn)制數(shù)值為1，即為減計(jì)數(shù)結(jié)果數(shù)值的個(gè)位數(shù)值。

圖2示出了本發(fā)明另一實(shí)施例提供的24進(jìn)制減法計(jì)數(shù)電路的結(jié)構(gòu)，分頻計(jì)數(shù)模塊200的復(fù)位端接收復(fù)位信號(hào)，分頻計(jì)數(shù)模塊200根據(jù)復(fù)位信號(hào)進(jìn)行復(fù)位。

圖3示出了本發(fā)明實(shí)施例提供的24進(jìn)制減法計(jì)數(shù)電路中分頻計(jì)數(shù)模塊200的示例電路，為了便于說(shuō)明，僅示出了與本發(fā)明相關(guān)的部分，詳述如下：

分頻計(jì)數(shù)模塊200包括第一二分頻單元u1、第二二分頻單元u3、第一d輸入二分頻單元u2、第二d輸入二分頻單元u4、第三d輸入二分頻單元u5、第四d輸入二分頻單元u6、第一或非門(mén)f1、第二或非門(mén)f2、第三或非門(mén)f3、第四或非門(mén)f4、第五或非門(mén)f5、第六或非門(mén)f6、第七或非門(mén)f7、第八或非門(mén)f8、第九或非門(mén)f9、第一反相器g1、第二反相器g2、第三反相器g3、第四反相器g4及數(shù)據(jù)選擇器u7。

第一二分頻單元u1的時(shí)鐘端ck1和反相時(shí)鐘端ckb1分別為分頻計(jì)數(shù)模塊200的同相輸入端和反相輸入端，第一二分頻單元u1的復(fù)位端r1、第二二分頻單元u3的復(fù)位端r3、第一d輸入二分頻單元u2的復(fù)位端r2、第二d輸入二分頻單元u4的復(fù)位端r4、第三d輸入二分頻單元u5的復(fù)位端r5及第四d輸入二分頻單元u6的復(fù)位端r6共接形成分頻計(jì)數(shù)模塊200的復(fù)位端，第一二分頻單元u1的輸出端q1和第一d輸入二分頻單元u2的時(shí)鐘端ck2共接于第二d輸入二分頻單元u4的時(shí)鐘端ck4，第一二分頻單元u1的反相輸出端qb1和第一d輸入二分頻單元u2的反相時(shí)鐘端ckb2共接于第二d輸入二分頻單元u4的反相時(shí)鐘端ckb4，第一d輸入二分頻單元u2的反相輸出端qb2、第一或非門(mén)f1的輸出端及第四d輸入二分頻單元u6的輸出端q6分別與第二或非門(mén)f2的第一輸入端、第二輸入端及第三輸入端相連接，第二或非門(mén)f2的輸出端與第一反相器g1的輸入端共接于第二二分頻單元u3的反相時(shí)鐘端ckb3，第一反相器g1的輸出端與第二二分頻單元u3的時(shí)鐘端ck3相連接，第一二分頻單元u1的輸出端q1、第二二分頻單元u3的輸出端q3、第一d輸入二分頻單元u2的輸出端q2、第二d輸入二分頻單元u4的輸出端q4、第三d輸入二分頻單元u5的輸出端q5及第四d輸入二分頻單元u6的輸出端q6分別與第三或非門(mén)f3的第一輸入端、第二輸入端、第三輸入端、第四輸入端、第五輸入端及第六輸入端相連接，第一d輸入二分頻單元u2的輸出端q2和第二二分頻單元u3的反相輸出端qb3分別與第四或非門(mén)f4的第一輸入端和第二輸入端相連接，第三或非門(mén)f3的輸出端、第四或非門(mén)f4的輸出端及第二d輸入二分頻單元u4的輸出端q4分別與第五或非門(mén)f5的第一輸入端、第二輸入端及第三輸入端相連接，第五或非門(mén)f5的輸出端與第二反相器g2的輸入端相連接，第二反相器g2的輸出端與第一d輸入二分頻單元u2的輸入端d7相連接，第三或非門(mén)f3的輸出端、第一d輸入二分頻單元u2的輸出端q2、第二二分頻單元u3的輸出端q3及第二d輸入二分頻單元u4的輸出端q4分別與第六或非門(mén)f6的第一輸入端、第二輸入端、第三輸入端及第四輸入端相連接，第六或非門(mén)f6的輸出端與第二d輸入二分頻單元u4的輸入端d8相連接，第一二分頻單元u1的輸出端q1、第一d輸入二分頻單元u2的反相輸出端qb2及第四d輸入二分頻單元u6的反相輸出端qb6分別與第七或非門(mén)f7的第一輸入端、第二輸入端及第三輸入端相連接，第七或非門(mén)f7的輸出端和第八或非門(mén)f8的輸出端分別與第一或非門(mén)f1的第一輸入端和第二輸入端相連接，第一或非門(mén)f1的輸出端、第三或非門(mén)f3的輸出端及第一二分頻單元u1的復(fù)位端r1分別與第八或非門(mén)f8的第一輸入端、第二輸入端及第三輸入端相連接，第八或非門(mén)f8的輸出端與數(shù)據(jù)選擇器u7的控制端con相連接，第三或非門(mén)f3的輸出端與第三反相器g3的輸入端相連接，第三反相器g3的輸出端和第二d輸入二分頻單元u4的輸出端q4分別與數(shù)據(jù)選擇器u7的第一數(shù)據(jù)輸入端dat1相連接和第二數(shù)據(jù)輸入端dat2相連接，數(shù)據(jù)選擇器u7的輸出端out、第四反相器g4的輸入端及第三d輸入二分頻單元u5的時(shí)鐘端ck5共接于第四d輸入二分頻單元u6的時(shí)鐘端ck6，第四反相器g4的輸出端與第三d輸入二分頻單元u5的反相時(shí)鐘端ckb5共接于第四d輸入二分頻單元u6的反相時(shí)鐘端ckb6，第四d輸入二分頻單元u6的輸出端q6與第三d輸入二分頻單元u5的輸入端d9共接于第九或非門(mén)f9的第一輸入端，第三d輸入二分頻單元u5的輸出端q5與第九或非門(mén)f9的輸出端第二輸入端相連接，第九或非門(mén)f9的輸出端與第四d輸入二分頻單元u6的輸入端d10相連接。

具體的，第二二分頻單元u3的電路結(jié)構(gòu)與第一二分頻單元u1的電路結(jié)構(gòu)相同。第二d輸入二分頻單元u4、第三d輸入二分頻單元u5及第四d輸入二分頻單元u6的電路結(jié)構(gòu)均與第一d輸入二分頻單元u2的電路結(jié)構(gòu)相同。

具體的，當(dāng)數(shù)據(jù)選擇器u7的控制端con為高電平時(shí)，數(shù)據(jù)選擇器u7的第二數(shù)據(jù)輸入端dat2被選通，第二數(shù)據(jù)輸入端dat2所輸入的數(shù)據(jù)由數(shù)據(jù)選擇器u7的輸出端輸出；當(dāng)數(shù)據(jù)選擇器u7的控制端con為低電平時(shí)，數(shù)據(jù)選擇器u7的第一數(shù)據(jù)輸入端dat1被選通，第一數(shù)據(jù)輸入端dat1所輸入的數(shù)據(jù)由數(shù)據(jù)選擇器u7的輸出端輸出。

具體的，24進(jìn)制減法計(jì)數(shù)電路的輸入端所輸入的脈沖信號(hào)h1、第一二分頻單元u1的輸出信號(hào)q1、第一d輸入二分頻單元u2的輸出信號(hào)q2、第二二分頻單元u3的輸出信號(hào)q3、第二d輸入二分頻單元u4的輸出信號(hào)q4、第三d輸入二分頻單元u5的輸出信號(hào)q5及第四d輸入二分頻單元u6的輸出信號(hào)q6的波形如圖4所示。其中，高電平代表二進(jìn)制編碼1，低電平代表二進(jìn)制編碼0，v1至v2段內(nèi)波形代表一個(gè)減計(jì)數(shù)周期內(nèi)的二進(jìn)制編碼的減計(jì)數(shù)結(jié)果，即從數(shù)值23減計(jì)數(shù)至數(shù)值0期間的二進(jìn)制編碼的減計(jì)數(shù)結(jié)果。

圖5示出了本發(fā)明實(shí)施例提供的24進(jìn)制減法計(jì)數(shù)電路的分頻計(jì)數(shù)模塊200中第一二分頻單元u1的示例電路，為了便于說(shuō)明，僅示出了與本發(fā)明相關(guān)的部分，詳述如下：

第一二分頻單元u1包括第一cmos管m1、第二cmos管m2、第三cmos管m3、第一pmos管pm1、第二pmos管pm2、第三pmos管pm3、第一nmos管nm1、第二nmos管nm2、第三nmos管nm3、第五反相器g5、第六反相器g6及第十或非門(mén)f10。

第十或非門(mén)f10的輸出端與第六反相器g6的輸入端共接形成第一二分頻單元u1的輸出端，第一cmos管m1的源極s1、第三cmos管m3的漏極d3及第六反相器g6的輸出端共接形成第一二分頻單元u1的反相輸出端qb1，第一cmos管m1的正極p1、第二cmos管m2的負(fù)極n2、第三cmos管m3的正極p3及第三nmos管nm3的柵極共接形成第一二分頻單元u1的時(shí)鐘端ck1，第一cmos管m1的負(fù)極n1、第二cmos管m2的正極p2、第三cmos管m3的負(fù)極n3及第二pmos管pm2的柵極共接形成第一二分頻單元u1的反相時(shí)鐘端ckb1，第一pmos管pm1的柵極、第一nmos管nm1的柵極及第十或非門(mén)f10的第一輸入端共接形成第一二分頻單元u1的復(fù)位端r1，第一cmos管m1的漏極d1、第五反相器g5的輸入端、第一nmos管nm1的漏極及第二nmos管nm2的漏極共接于第三pmos管pm3的源極，第五反相器g5的輸出端、第二cmos管m2的源極s2及第三pmos管pm3的柵極共接于第二nmos管nm2的柵極，第二cmos管m2的漏極d2與第三cmos管m3的源極s3共接于第十或非門(mén)f10的第二輸入端，第一pmos管pm1的源極與第二pmos管pm2的漏極相連接，第二pmos管pm2的源極與第三pmos管pm3的漏極相連接，第一nmos管nm1的源極與第二nmos管nm2的源極共接于第三nmos管nm3的漏極，第一pmos管pm1的漏極與電源相連接，第三nmos管nm3的源極與電源地相連接。

具體的，第一二分頻單元u1的輸出端q1輸出信號(hào)的頻率為第一二分頻單元u1的時(shí)鐘端ck1輸入信號(hào)的頻率的一半。

圖6示出了本發(fā)明實(shí)施例提供的24進(jìn)制減法計(jì)數(shù)電路的分頻計(jì)數(shù)模塊200中第一d輸入二分頻單元u2的示例電路，為了便于說(shuō)明，僅示出了與本發(fā)明相關(guān)的部分，詳述如下：

第一d輸入二分頻單元u2包括第四cmos管m4、第五cmos管m5、第六cmos管m6、第四pmos管pm4、第五pmos管pm5、第六pmos管pm6、第四nmos管nm4、第五nmos管nm5、第六nmos管nm6、第七反相器g7、第八反相器g8及第十一或非門(mén)f11。

第四cmos管m4的源極s4為第一d輸入二分頻單元u2的輸入端d1，第十一或非門(mén)f11的輸出端與第八反相器g8的輸入端共接形成第一d輸入二分頻單元u2的輸出端q2，第八反相器g8的輸出端與第六cmos管m6的漏極d6共接形成第一d輸入二分頻單元u2的反相輸出端qb2，第四cmos管m4的正極p4、第五cmos管m5的負(fù)極n5、第六cmos管m6的正極p6及第六nmos管nm6的柵極共接形成第一d輸入二分頻單元u2的時(shí)鐘端ck2，第四cmos管m4的負(fù)極n4、第五cmos管m5的正極p5、第六cmos管m6的負(fù)極n6及第五pmos管pm5的柵極共接形成第一d輸入二分頻單元u2的反相時(shí)鐘端ckb2，第四pmos管pm4的柵極、第四nmos管nm4的柵極及第十一或非門(mén)f11的第一輸入端共接形成第一d輸入二分頻單元u2的復(fù)位端r2，第四cmos管m4的漏極d4、第七反相器g7的輸入端、第四nmos管nm4的漏極及第五nmos管nm5的漏極共接于第六pmos管pm6的源極，第七反相器g7的輸出端、第五cmos管m5的源極s5及第六pmos管pm6的柵極共接于第五nmos管nm5的柵極，第四pmos管pm4的源極與第五pmos管pm5的漏極相連接，第五pmos管pm5的源極與第六pmos管pm6的漏極相連接，第四nmos管nm4的源極與第五nmos管nm5的源極共接于第六nmos管nm6的漏極，第四pmos管pm4的漏極與電源相連接，第六nmos管nm6的源極與電源地相連接。

基于上述24進(jìn)制減法計(jì)數(shù)電路在芯片中的應(yīng)用優(yōu)勢(shì)，本發(fā)明還提供了一種包括上述24進(jìn)制減法計(jì)數(shù)電路的芯片。

本發(fā)明實(shí)施例中，24進(jìn)制減法計(jì)數(shù)電路通過(guò)采用成本較低的反相模塊和分頻計(jì)數(shù)模塊代替微控制器，對(duì)輸入的脈沖信號(hào)進(jìn)行反相并生成反相脈沖信號(hào)，并根據(jù)脈沖信號(hào)和反相脈沖信號(hào)執(zhí)行從數(shù)值23至數(shù)值0的循環(huán)減計(jì)數(shù)，并輸出相應(yīng)的二進(jìn)制編碼的減計(jì)數(shù)結(jié)果。該24進(jìn)制減法計(jì)數(shù)電路通過(guò)反相模塊和分頻計(jì)數(shù)模塊實(shí)現(xiàn)，成本低。

以上所述僅為本發(fā)明的較佳實(shí)施例而已，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)所作的任何修改、等同替換和改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。