本發(fā)明涉及模擬集成電路領(lǐng)域。

背景技術(shù)：

輸入電壓范圍是模數(shù)轉(zhuǎn)換器應(yīng)用中最常見(jiàn)的參數(shù)。輸入電壓范圍決定了模數(shù)轉(zhuǎn)換器能達(dá)到的最大信噪比。根據(jù)理想逐次逼近模數(shù)轉(zhuǎn)換器特性，噪聲主要是由量化噪聲和采樣熱噪聲決定。在量化噪聲和采樣熱噪聲一定的情況下，輸入電壓范圍越大，模數(shù)轉(zhuǎn)換器的信噪比越高。隨著半導(dǎo)體工藝尺寸的進(jìn)步，溝道尺寸越來(lái)越小，速度越來(lái)越快，但是器件耐壓則越來(lái)越低，能接受的輸入電壓范圍則越來(lái)越小，導(dǎo)致實(shí)際芯片的信噪比提高有限。如何利用小尺寸工藝速度快的特點(diǎn)實(shí)現(xiàn)大的輸入電壓范圍從而在提高轉(zhuǎn)換速率的基礎(chǔ)上提高模數(shù)轉(zhuǎn)換器信噪比是本專利要解決的主要問(wèn)題。

以往的輸入電壓提高的方式是采用電阻和電容對(duì)輸入電壓進(jìn)行縮放，使得最終經(jīng)過(guò)采樣電容上的輸入電壓范圍已經(jīng)減小，實(shí)際等效的輸入電壓已經(jīng)縮小了，采用這種方式僅能擴(kuò)展輸入范圍，但是不能提高轉(zhuǎn)換器的信噪比。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明所要解決的技術(shù)問(wèn)題是，提出一種提高輸入范圍的模數(shù)轉(zhuǎn)換器結(jié)構(gòu)。

本發(fā)明解決所述技術(shù)問(wèn)題采用的技術(shù)方案是，模數(shù)轉(zhuǎn)換電路，其特征在于，包括采樣轉(zhuǎn)換電容陣列、輸入縮放電路、次模數(shù)轉(zhuǎn)換器、比較器、采樣開(kāi)關(guān)、逐次逼近邏輯電路，

輸入縮放電路的輸入端連接外部輸入端vin，輸入縮放電路的輸出端通過(guò)第一采樣開(kāi)關(guān)s1連接次模數(shù)轉(zhuǎn)換器的輸入端，次模數(shù)轉(zhuǎn)換器的輸出端連接到采樣轉(zhuǎn)換電容陣列的第二輸入端；

外部輸入端vin通過(guò)第二采樣開(kāi)關(guān)s2連接到采樣轉(zhuǎn)換電容陣列的第一輸入端，采樣轉(zhuǎn)換電容陣列的輸出端連接到比較器，比較器的輸出端連接到逐次逼近邏輯電路的輸入端，逐次逼近邏輯電路的輸出端連接到采樣轉(zhuǎn)換電容陣列的第三輸入端。

所述采樣轉(zhuǎn)換電容陣列的第二輸入端為轉(zhuǎn)換數(shù)據(jù)的前x位的輸入端，第三輸入端為轉(zhuǎn)換數(shù)據(jù)的余下位的輸入端，x為預(yù)定整數(shù)。

本發(fā)明的有益效果為，本發(fā)明的提高輸入范圍模數(shù)轉(zhuǎn)換器，與現(xiàn)有類似的模數(shù)轉(zhuǎn)換器相比，采用提高輸入范圍結(jié)構(gòu)，在對(duì)采樣電容上的采樣電壓不進(jìn)行縮放的情況下，降低了比較器輸入端電壓跳變的幅度，在采樣噪聲不變的情況下，大幅度提高了信噪比。

附圖說(shuō)明

圖1為常用縮放電路結(jié)構(gòu)示意圖。

圖2為次模數(shù)轉(zhuǎn)換器電容采樣電路示意圖。

圖3為主電容陣列電路圖。

圖4為逐次逼近邏輯電路圖。

圖5為本發(fā)明的模數(shù)轉(zhuǎn)換器結(jié)構(gòu)示意圖。

圖6為采樣電容與其噪聲等效電路圖。

具體實(shí)施方式

下面結(jié)合具體實(shí)施方式對(duì)本發(fā)明進(jìn)行進(jìn)一步詳細(xì)地描述。

電容型模數(shù)轉(zhuǎn)換器采用電荷重分配陣列作為片內(nèi)dac進(jìn)行比較產(chǎn)生轉(zhuǎn)換結(jié)果。根據(jù)理想逐次逼近模數(shù)轉(zhuǎn)換器特性，在量化噪聲和采樣熱噪聲一定的情況下，加載在電荷重分配陣列的輸入電壓范圍越大，模數(shù)轉(zhuǎn)換器的信噪比越高。

vn,cs的功率譜為

因此當(dāng)開(kāi)關(guān)斷開(kāi)時(shí)cs上的噪聲功率為

理想snr的公式為

一般而言pnoise為量化噪聲，對(duì)于采樣電容來(lái)說(shuō)pnoise包括了量化噪聲和采樣噪聲，對(duì)于一個(gè)n為的adc量化噪聲pq為

其中

εq為量化誤差，由于概率分布函數(shù)在無(wú)限范圍內(nèi)的積分等于1，所以

p(εq)＝0,其他情況

對(duì)于一正弦波來(lái)說(shuō)

而噪聲功率為

所以

由此可得對(duì)于既定的開(kāi)關(guān)電容為一常數(shù)，當(dāng)vin越大snr越接近理想的snr值。

然而隨著現(xiàn)代半導(dǎo)體制造工藝的進(jìn)步，器件的尺寸越來(lái)越小，工作速度越來(lái)越快，同時(shí)器件的耐壓性越來(lái)越低，使得電荷重分配陣列后級(jí)比較器的工作電壓也越來(lái)越低，這樣限制了可加載在電荷重分配陣列的輸入電壓范圍，導(dǎo)致實(shí)際芯片的信噪比提高十分有限。

本發(fā)明應(yīng)用于模數(shù)轉(zhuǎn)換器的結(jié)構(gòu)包含采樣轉(zhuǎn)換電容陣列、輸入縮放電路、次模數(shù)轉(zhuǎn)換器、比較器、采樣開(kāi)關(guān)、逐次逼近邏輯。

以一款12位模數(shù)轉(zhuǎn)換器為例，首先將電壓vin輸入如圖1所示電阻型電壓縮放電路中進(jìn)行電壓縮放后，輸出至次模數(shù)轉(zhuǎn)換器(圖5中標(biāo)記為子adc)的采樣端。該次模數(shù)轉(zhuǎn)換器為一個(gè)轉(zhuǎn)換精度為4位的模數(shù)轉(zhuǎn)換器(其中轉(zhuǎn)換精度n＝4，冗余位k＝1，有效數(shù)據(jù)位n-k＝3)，次模數(shù)轉(zhuǎn)換器的采樣電路如圖2所示。經(jīng)過(guò)該次模數(shù)轉(zhuǎn)換器轉(zhuǎn)換后將3位數(shù)據(jù)輸入如圖3所示的主電容陣列的前三位(電容陣列c1_0、c1_1、c1_2)，這樣就將電路最高翻轉(zhuǎn)電壓縮減8倍，可滿足后級(jí)小尺寸低壓器件構(gòu)成的比較器工作電壓。數(shù)據(jù)經(jīng)過(guò)比較器處理后輸出至9位逐次逼近邏輯模塊進(jìn)行運(yùn)算(m+k＝9為后9位數(shù)據(jù))，9位逐次逼近邏輯模塊如圖4所示，其轉(zhuǎn)換工作過(guò)程如下：先將開(kāi)關(guān)s1接1端，使得電容上極板接至vrefh，電容下極板接比較器正端，與比較器負(fù)端vcm進(jìn)行比較得到結(jié)果vout，如果vout<0，則控制開(kāi)關(guān)s2接2端，使電容2c上極板與vrefl相接；如果vout>0，則控制開(kāi)關(guān)s2接1端，使電容2c上極板與vrefh相接。將電容2c下極板接比較器正端，與比較器負(fù)端vcm比較，得到vout，如果vout>0，則控制開(kāi)關(guān)s3接1端，使電容4c上極板與vrefh相接，如果vout<0，則控制開(kāi)關(guān)s3接2端，使電容4c上極板與vrefl相接。之后電容4c下極板再次接至比較器正端，與比較器負(fù)端vcm電壓進(jìn)行比較得到vout。以此類推，最終得到一個(gè)9位數(shù)據(jù)結(jié)果，將得到9位有效數(shù)據(jù)后輸出至采樣轉(zhuǎn)換電容陣列的后9位，進(jìn)而得到完整數(shù)據(jù)。

在轉(zhuǎn)換過(guò)程中，由于vin通過(guò)采樣開(kāi)關(guān)s2輸入采樣轉(zhuǎn)換電容陣列，使得采樣轉(zhuǎn)換電容陣列的輸入電壓范圍大大提高，進(jìn)而顯著提高了整體電路的信噪比；而縮放電路與次模數(shù)轉(zhuǎn)換器的3位轉(zhuǎn)換結(jié)果使得輸入至小尺寸低耐壓器件比較器的信號(hào)滿足工藝需求，實(shí)現(xiàn)了在小尺寸低耐壓工藝條件下通過(guò)提高輸入電壓范圍提升電路信噪比的設(shè)計(jì)目標(biāo)。

本發(fā)明提出一種提高輸入范圍的模數(shù)轉(zhuǎn)換器結(jié)構(gòu)，能夠有效提高輸入電壓范圍，所述模數(shù)轉(zhuǎn)換器電路包括：采樣轉(zhuǎn)換電容陣列、輸入縮放電路、次模數(shù)轉(zhuǎn)換器、比較器、采樣開(kāi)關(guān)、逐次逼近邏輯。通過(guò)采用縮放電路及次模數(shù)轉(zhuǎn)換器，將輸入信號(hào)進(jìn)行縮放使得其滿足小尺寸低耐壓器件工藝的設(shè)計(jì)要求。通過(guò)將輸入信號(hào)接至采樣轉(zhuǎn)換電容陣列提高輸入電壓的范圍，進(jìn)而提高信噪比。