技術(shù)發(fā)明領(lǐng)域

本公開一般涉及數(shù)模轉(zhuǎn)換器，更具體地涉及用于同步多個數(shù)模轉(zhuǎn)換器的輸出的方法和系統(tǒng)。

背景技術(shù)：

諸如溫度、壓力、聲音或圖像的真實世界模擬信號被常規(guī)地轉(zhuǎn)換為可以在現(xiàn)代數(shù)字系統(tǒng)中容易處理的數(shù)字表示。在許多系統(tǒng)中，該數(shù)字信息必須轉(zhuǎn)換回模擬形式以執(zhí)行一些真實世界的功能。執(zhí)行該步驟的電路是數(shù)模轉(zhuǎn)換器(dac)，并且它們的輸出可以用于驅(qū)動各種設(shè)備。揚聲器、視頻顯示器、電機、機械伺服、射頻(rf)發(fā)射器和溫度控制只是多個不同的例子。dac通常被結(jié)合到數(shù)字系統(tǒng)中，其中真實世界信號由模數(shù)轉(zhuǎn)換器(adc)數(shù)字化、處理、然后由dac轉(zhuǎn)換回模擬形式。在這些系統(tǒng)中，dac所需的性能將受到系統(tǒng)中其他組件的能力和要求的影響。

通常，dac系統(tǒng)包括多個dac，其中不同dac的輸出需要被同步以處于如特定應(yīng)用所指定的嚴(yán)格的定時容差內(nèi)。通常需要小于dac時鐘的單個時鐘周期的同步性，這又意味著在高時鐘速度下實現(xiàn)同步可是非常困難的，因為時鐘周期的持續(xù)時間與時鐘速度成反比。例如，對于5千兆赫(ghz)時鐘，時鐘周期為200皮秒(ps)，并且高達(dá)200ps的同步誤差可以是可接受的，但是使用10ghz時鐘實現(xiàn)的相同應(yīng)用可能需要同步誤差小于100ps，因為這是10ghz的時鐘周期。

可以對系統(tǒng)中的多個dac的dac輸出同步進(jìn)行改進(jìn)，特別是在快速時鐘系統(tǒng)中。

技術(shù)實現(xiàn)要素：

本公開的實施例提供了用于通常在包括多個這樣的dac的系統(tǒng)中控制由dac提供的輸出的定時的機制。公開的系統(tǒng)包括為包括多個dac單元的dac生成時鐘信號的時鐘倍增鎖相環(huán)(pll)，所述系統(tǒng)被配置為控制dac輸出的相位與被提供為pll的輸入的參考時鐘的相位具有預(yù)定義的關(guān)系(即，在預(yù)定義相位差，例如“對準(zhǔn)”意味著相位差為零)。示例性系統(tǒng)包括被實現(xiàn)為dac的dac單元之一的副本的輔助dac單元，其中dac和輔助dac單元的操作與由pll產(chǎn)生的相同時鐘信號同步，使得輔助dac單元和dac通過設(shè)計而相位同步(即，具有相同的相位)。該系統(tǒng)被配置為確保輔助dac單元輸出的相位與pll參考時鐘的相位相關(guān)，這導(dǎo)致dac輸出的相位也與pll參考時鐘的相位相關(guān)。

以這種方式控制可能存在于系統(tǒng)中的每個主dac的輸出的相位有利地確保了不同主dac的輸出相對于彼此同步，因為它們中的每一個都與相對于公共pll參考時鐘。

在一個方面，用于將dac的輸出與參考時鐘對準(zhǔn)的系統(tǒng)包括在本文中稱為“主dac”的dac、輔助dac單元、時鐘倍增pll和相位對準(zhǔn)裝置。主dac包括被配置為接收數(shù)字輸入并產(chǎn)生模擬輸出的多個dac單元。輔助dac單元是多個dac單元中的一個的副本，其可以通過在相同的ic管芯上制造輔助dac單元來實現(xiàn)，并且相對接近主單元的多個dac單元dac。pll被配置為接收pll輸入?yún)⒖紩r鐘信號(也稱為“pll輸入時鐘信號”或“pll參考時鐘”)，并產(chǎn)生具有大于pll參考時鐘的時鐘速度的輸出時鐘信號信號。輸出時鐘信號被配置為對多個dac單元中的每一個的時間操作以產(chǎn)生主dac的輸出并且對輔助dac單元的時間操作以產(chǎn)生輔助dac單元的輸出。相位對準(zhǔn)裝置被配置用于將由主dac和輔助dac單元中的每一個產(chǎn)生的輸出的相位控制為與pll參考時鐘信號的相位相距預(yù)定義的相位差。在優(yōu)選實施例中，預(yù)定相位差等于零，即主dac的輸出和輔助dac單元的輸出中的每一個與pll參考時鐘對準(zhǔn)。

如本文所使用的，術(shù)語“dac單元”(有時也稱為“dac單元”)是指諸如電流源或開關(guān)電容器元件的模擬元件，其傳送諸如電荷或電流的模擬量。例如，dac單元可以包括dac元件，其包括兩個電流源，例如，pmos和nmos電流源，以及與兩個電流源中的每一個相關(guān)聯(lián)的開關(guān)機構(gòu)。在另一示例中，dac單元是可以傳送等于預(yù)定義的參考電壓vref和電容c的乘積的電荷q的元件。該電荷的極性由到dac單元的數(shù)字輸入定義。

本文所描述的機制可適用于任何類型的dac，并且對于軍用雷達(dá)、醫(yī)療超聲、5g波束成形和其它相控陣列型發(fā)射dac應(yīng)用尤其有吸引力。

因為本文描述的方法涉及將dac的輸出的相位與pll輸入?yún)⒖紩r鐘的相位對準(zhǔn)，所以這些方法可以被稱為“dac-pll相位對準(zhǔn)”方法。

如本領(lǐng)域技術(shù)人員將理解的，本公開的各方面可以以各種方式實施，例如作為方法、系統(tǒng)、計算機程序產(chǎn)品或計算機可讀存儲介質(zhì)。因此，與dac-pll相位對準(zhǔn)機制相關(guān)的本公開的方面可以采取完全硬件實施例，完全軟件實施例(包括固件，常駐軟件，微代碼等)或?qū)④浖陀布矫妫@里通?？梢苑Q為“電路”，“模塊”或“系統(tǒng)”。在本公開中描述的功能可以被實現(xiàn)為由一個或多個處理單元執(zhí)行的算法，例如，一個或多個計算機的一個或多個微處理器。在各種實施例中，這里描述的每個方法的不同步驟和步驟的部分可以由不同的處理單元執(zhí)行。此外，本公開的各方面可以采取體現(xiàn)在一個或多個計算機可讀介質(zhì)中的計算機程序產(chǎn)品的形式，優(yōu)選非暫時的，具有在其上實現(xiàn)(例如存儲)的計算機可讀程序代碼。在各種實施例中，這樣的計算機程序可以例如被下載(更新)到現(xiàn)有的設(shè)備和系統(tǒng)(例如，到現(xiàn)有的時鐘倍增pll或它們的控制器等)或者在制造這些設(shè)備和系統(tǒng)時被存儲。

本公開的其它特征和優(yōu)點從以下描述和權(quán)利要求中顯而易見。

附圖說明

為了提供對本公開及其特征和優(yōu)點的更完整的理解，參考結(jié)合附圖進(jìn)行的以下描述，其中相同的附圖標(biāo)記表示相同的部分，其中：

圖1示出具有對準(zhǔn)輸入數(shù)據(jù)和同步dac輸出的dac系統(tǒng)；

圖2示出了具有未對準(zhǔn)的輸入數(shù)據(jù)和同步dac輸出的dac系統(tǒng)；

圖3示出了非同步dac時鐘分頻器；

圖4示出使用sync信號來同步非同步dac時鐘分頻器；

圖5示出了用于同步和時鐘信號的路徑的差異；

圖6和7分別示出了使用相對慢的時鐘信號和相對快的時鐘信號捕獲sync信號的定時差；

圖8示出對dac同步的漂移效應(yīng)；

圖9示出了提供給在不同板上實現(xiàn)的dac的時鐘信號；

圖10示出了常規(guī)的基于pll的時鐘乘法器；

圖11示出了根據(jù)本公開的一個實施例的基于pll的時鐘乘法器；

圖12示出了根據(jù)本公開的另一實施例的基于pll的時鐘乘法器；

圖13示出根據(jù)本公開的各種實施例的包括多個dac的系統(tǒng)；和

圖14描繪了示出根據(jù)本公開的一些實施例的示例性數(shù)據(jù)處理系統(tǒng)的框圖。

具體實施方式

dac的基礎(chǔ)

dac是響應(yīng)于二進(jìn)制數(shù)字輸入代碼產(chǎn)生量化(離散步進(jìn))模擬輸出的裝置。數(shù)字輸入可以是例如來自晶體管邏輯(ttl)、發(fā)射極耦合邏輯(ecl)、互補金屬氧化物半導(dǎo)體(cmos)電路或低壓差分信號(lvds)的輸入，而模擬輸出可以是電壓或電流。為了產(chǎn)生輸出，將參考量(電壓或電流)分成二進(jìn)制和/或線性分?jǐn)?shù)。然后，數(shù)字輸入驅(qū)動開關(guān)到dac的各個dac單元，各個dac單元包括響應(yīng)于驅(qū)動它們的特定輸入而產(chǎn)生特定輸出的電流源、電壓源、電阻器、電容器等。dac組合適當(dāng)數(shù)量的這些分?jǐn)?shù)以產(chǎn)生輸出，有時稱為“編碼”的過程。分?jǐn)?shù)的數(shù)量和大小反映可能的數(shù)字輸入代碼的數(shù)量，其是轉(zhuǎn)換器分辨率或數(shù)量的函數(shù)的數(shù)字輸入代碼中的位(n)。例如，n個比特可以導(dǎo)致2n個可能的碼。

通常，dac系統(tǒng)包括許多這樣的dac，其中不同dac的輸出需要相對于彼此同步。本公開的實施例涉及這種同步。

dac同步的問題

當(dāng)這些dac的輸出在時間上彼此對準(zhǔn)時，兩個或更多個dac可以被描述為“同步”。當(dāng)兩個dac的輸出完全對準(zhǔn)時，兩個dac被稱為具有零的相位差。

確定若干dac是否同步的一個簡單測試包括將相同的數(shù)字信號施加到系統(tǒng)中的所有dac并觀察輸出。如果所有dac的輸出看起來相同和對齊，則系統(tǒng)被同步。圖1示出具有對準(zhǔn)的輸入數(shù)據(jù)和同步的dac輸出的dac系統(tǒng)。圖1描繪了四個簡單的1位dac102的示例性情況，其中每個dac(由附圖標(biāo)記104表示)的數(shù)字輸入完全對齊，如圖1所示，虛線108延伸通過相同的數(shù)字輸入值每個數(shù)字輸入。附圖標(biāo)記106表示到dac的輸入時鐘信號。每個dac(由附圖標(biāo)記110表示)的模擬輸出也被完美地對準(zhǔn)，如圖1所示，虛線112延伸通過每個模擬輸入中的相同模擬輸出值。

然而，在真實世界的信號處理dac中，存在許多未對準(zhǔn)的來源。一個是離開數(shù)據(jù)源以提供作為dac的輸入的數(shù)字?jǐn)?shù)據(jù)不總是對準(zhǔn)的。這種不對準(zhǔn)的情況在圖2中示出。

圖2與圖1的不同之處在于，到四個dac202的數(shù)字輸入數(shù)據(jù)204未對準(zhǔn)，如虛線208所示。圖2還示出了用于dac202的時鐘仍然匹配，如對準(zhǔn)時鐘信號206所示。此外，圖2示出了存在允許調(diào)整dac的標(biāo)準(zhǔn)方法，使得即使當(dāng)輸入數(shù)據(jù)未對準(zhǔn)時，輸出數(shù)據(jù)也是相同地對齊的，如四個dac202的模擬輸出數(shù)據(jù)210所示被對準(zhǔn)，用虛線212表示。

另一個未對準(zhǔn)的源與dac本身相關(guān)聯(lián)。例如，在內(nèi)插dac中，輸入時鐘通常被劃分為數(shù)據(jù)輸入速率。數(shù)據(jù)可以以xmhz進(jìn)入內(nèi)插dac系統(tǒng)并且在ymhz處被采樣到dac輸出，其中y通常大于x整數(shù)因子。為了在dac內(nèi)部產(chǎn)生x，需要分頻器，即取一個頻率的輸入信號并產(chǎn)生另一頻率的輸出信號的電路。到分頻器的這個輸入信號不總是在內(nèi)插dac系統(tǒng)中的不同dac之間同時開始，如圖3所示，其中對于指示為dac1-dac4的相應(yīng)dac，具有未對準(zhǔn)的分頻器輸入信號301-304，導(dǎo)致分頻器輸出。當(dāng)不同dac的分頻器(dac1-dac4)不同步時，進(jìn)入dac的數(shù)據(jù)在不同時間進(jìn)入數(shù)字內(nèi)插器。由于內(nèi)插器是固定等待時間對象，如果數(shù)據(jù)在不同時間進(jìn)入不同的內(nèi)插器，則數(shù)據(jù)在不同時間退出內(nèi)插器進(jìn)入dac，使得模擬dac輸出不同步。

為了解決圖3所示的問題，dac設(shè)計已經(jīng)引入了與時鐘信號一起提供給每個dac的同步信號(sync信號)的要求。時鐘信號用于捕獲sync信號的轉(zhuǎn)換并創(chuàng)建時間事件。該事件反過來用于復(fù)位dac的分頻器。復(fù)位后，所有分頻器對齊，使數(shù)據(jù)進(jìn)入并存在從dac到dac對齊的內(nèi)插器，確保同步的測量。這種情況在圖4中示出，其中，最初的4個不同dac的dac分頻器401-404未被去交織。時鐘信號406用于捕獲sync信號408的轉(zhuǎn)變，并創(chuàng)建時間事件410，然后該時間事件410用于重置分頻器401-404，分別產(chǎn)生同步分頻器411-414。

現(xiàn)在，dac內(nèi)部時鐘被對準(zhǔn)，系統(tǒng)可以將來自數(shù)據(jù)源的數(shù)字?jǐn)?shù)據(jù)對準(zhǔn)到系統(tǒng)中的dac，以產(chǎn)生同步的dac輸出。數(shù)字輸入數(shù)據(jù)可能由于各種原因而未對準(zhǔn)，例如數(shù)字傳輸系統(tǒng)中的起始點的不精確，時鐘位置，時鐘交叉和分頻器復(fù)位。為了稍后在路徑中對準(zhǔn)數(shù)字?jǐn)?shù)據(jù)，特別是在dac中，將時間戳與數(shù)據(jù)一起發(fā)送到dac。該時間戳可以使用先進(jìn)先出(fifo)數(shù)據(jù)結(jié)構(gòu)與dac內(nèi)部的dac的內(nèi)部時鐘對準(zhǔn)。數(shù)據(jù)從時間戳開始流入fifo，并基于器件的內(nèi)部時鐘流出，這允許所有時間戳在已對齊的內(nèi)部時鐘分頻器中對齊，有效地同步數(shù)據(jù)。

利用對準(zhǔn)內(nèi)部時鐘和數(shù)字輸入數(shù)據(jù)的能力，可以預(yù)期系統(tǒng)中的多個dac被同步。不幸的是，在實踐中，情況并非如此。在現(xiàn)實世界的系統(tǒng)中，存在著阻礙這些同步嘗試的許多問題。使現(xiàn)實世界系統(tǒng)中的時鐘和同步信號對準(zhǔn)特別困難的是通常電路隨著過程(p)、電源電壓(v)和溫度(t)(有時一起被稱為“pvt”變化)而變化。不同電路元件之間的pvt變化導(dǎo)致穿過包含那些電路元件的路徑的信號之間的時間差，即相移。其結(jié)果可以參考圖5-7來描述。

圖5示出了用于同步和時鐘信號的路徑的差異，如圖5中分別表示為信號502和504。sync信號502由翻轉(zhuǎn)觸發(fā)器(ff)510使用時鐘信號504捕獲，該時鐘信號504以上面參考圖4所述的方式完成。如果當(dāng)它們到達(dá)觸發(fā)器510時，sync信號502和clk信號504充分良好地對準(zhǔn)，發(fā)生清潔捕獲，這是期望的行為。然而，信號502和504并不總是對齊。如圖5所示，sync和clk路徑506和508分別可以由不同數(shù)量的緩沖器構(gòu)成，在該圖的示例中，在sync路徑506中具有四個緩沖器，在clk路徑508中具有兩個緩沖器。即使由于緩沖器506和508具有不同的長度并且由于緩沖器506和508中的pvt變化，sync信號和clk信號在被提供給要捕獲sync信號的特定芯片時可以被合理良好地對準(zhǔn)，當(dāng)sync和clkc信號到達(dá)觸發(fā)器510時，它們中的一個可以相對于另一個延遲。只有路徑506和508之間的這種延遲差異可以被接受的程度取決于時鐘速度，其中時鐘速度越高，該延遲差的容限越低，如圖6和7所示。

圖6和7分別示出了使用相對慢的時鐘信號和相對快的時鐘信號來捕獲sync信號的時序差異。圖6所示的一組波形示出了示例性輸入sync信號602和示例性輸入clk信號604，因為那些信號被提供給芯片(即，在信號穿過它們各自的路徑以到達(dá)捕獲sync的觸發(fā)器之前)。圖6進(jìn)一步示出了當(dāng)它到達(dá)觸發(fā)器時的示例性sync信號612以及當(dāng)它到達(dá)觸發(fā)器時的示例性clk信號614，這兩個信號都示出了pvt變化不引起大量延遲的輸入信號602和604到達(dá)信號612和614的示例性情況。在下面的描述中，相對于導(dǎo)致輸入信號更多延遲的pvt變化，對輸入信號引入較小延遲的pvt變化被稱為“快速”pvt變化，而對于輸入信號引入相對更多延遲的pvt變化被稱為“慢速”pvt變化。因此，本文中的術(shù)語“慢速”和“快速”表示一些pvt變化慢pvt變化)使輸入信號比其他輸入信號更慢(即，快速pvt變化)。信號612和614在圖6中被標(biāo)記為用于“快速”pvt變化的情況的信號。

另一方面，示出了到達(dá)觸發(fā)器的示例性sync信號622和示例性clk信號624，用于pvt變化對輸入信號602和604產(chǎn)生相對大的延遲以到達(dá)信號622的極端情況和624(這就是為什么在圖6中信號622和624被標(biāo)記為“慢速”)。波形616和626分別示出了對于快速和慢速pvt變化的情況的復(fù)位事件。虛線618和628分別示出了對于快速和慢速pvt變化的情況的分頻器復(fù)位定時(類似于圖4中的線410的復(fù)位事件的圖示)。

圖7示出了與圖6所示的信號類似的信號702，704，712，714，722，724，716和726，但是針對輸入信號的情況，所述輸入信號比輸入信號更快(即，更高的時鐘速率)。

對圖6和7所示的波形的分析揭示：在芯片的輸入和捕獲ff之間，輸入時鐘信號不延遲太多，而sync信號確實是sync信號的結(jié)果提供給經(jīng)過比clk信號更大數(shù)量的緩沖器的芯片。圖6和7中所示的波形組示出了在兩種情況下sync捕獲基于相同的時鐘邊沿。在圖6的圖示中，時鐘分頻器復(fù)位事件618和628彼此接近。然而，在圖7的圖示中，輸入時鐘704是圖6中的兩倍，并且sync和clk波形中的相對偏移大于時鐘周期。這使得用于快速情況(即復(fù)位事件718)的復(fù)位脈沖在慢速情況(即復(fù)位事件728)之前的一個完整時鐘周期發(fā)生。主要的啟示在于：在大約1千兆赫(ghz)的sync信號上獲得準(zhǔn)確的信號捕獲變得非常困難。當(dāng)以大于10ghz的采樣速率構(gòu)建dac時，sync捕獲方法變得無用。

除了不能在系統(tǒng)中的多個設(shè)備上的相同時鐘上精確地捕獲sync信號之外，許多用戶系統(tǒng)開始要求一旦dac初始復(fù)位，例如，通過如上所述重置dac分頻器，這些dac中的任何dac的延遲不隨時間漂移多于一定量。如圖6-7所示，慢速pvt和快速pvt之間的差異可能很大。考慮到許多時鐘電路在時鐘輸入和dac輸出開關(guān)之間具有實質(zhì)的電路，在最慢和最快條件之間的pvt變化可能變得顯著長于用戶規(guī)范。例如，如果一組設(shè)備被設(shè)置并在低溫下精確復(fù)位，則較慢的pvt設(shè)備將看到比快速pvt設(shè)備更大的時鐘路徑延遲偏移。這導(dǎo)致在dac輸出處缺乏同步，即使輸入時鐘可以很好地對準(zhǔn)。這在圖8中示出。

圖8示出對dac同步的漂移效應(yīng)。在圖8中，考慮的電路是dac的時鐘路徑。如圖所示，在將時鐘信號提供給dac810之前，用于輸入時鐘信號802的時鐘路徑具有多個緩沖器804、時鐘乘法器806和一些更多的緩沖器808?？紤]到延遲的變化，來自快速為了減慢pvt變化，兩個緩沖器鏈804和808對于時鐘乘法器806是40ps和100ps。假設(shè)當(dāng)pvt變化不引入大量延遲(即，快速pvt變化)時系統(tǒng)在相對低的溫度下同步，然后溫度升高，改變情況使得pvt變化引入更多的延遲(即現(xiàn)在pvt變化是慢pvt變化)，快速和慢速dac之間的差異可能高達(dá)180ps(由于緩沖器804，40ps100ps，由于時鐘乘法器806，加上由于緩沖器808的40ps)。由于dac時鐘在10ghz時為100ps，這導(dǎo)致大于一個dac時鐘周期的異步性。

通常，系統(tǒng)可以包括在不同的板或/和不同的芯片上實現(xiàn)的若干dac。不同的板可以(并且事實上很可能)以不同的pvt變化為特征。因為電路板可能發(fā)熱不同。即使當(dāng)在單個板上實現(xiàn)時，在單個板上提供的不同芯片上實現(xiàn)的dac也可以通過不同的pvt變化來表征。結(jié)果，在固定參考點(通常在另一板或芯片上)產(chǎn)生并提供給這些dac的時鐘信號可能表現(xiàn)出從一個dac到另一個dac的相當(dāng)不同的漂移行為。在圖9所示的示例中示意性地示出了這種情況，其中包括時鐘芯片的時鐘源板902用于向四個不同的板904-1至904-4(單板時鐘信號到板1-4分別顯示為clk1，clk2，clk3和clk4)提供時鐘信號。圖9所示的實例示出了板1和4的特征可以在于緩慢的pvt變化(在最壞的情況下，其也可以相對于彼此不同)，板3可以由快速pvt變化表征，而板2可以由標(biāo)稱pvt變化(即在“快速”和“慢速”之間的pvt變化)表征。

以上描述示出，在沒有某種實時校準(zhǔn)的情況下，非常難以保持不同dac的輸出的相位對準(zhǔn)(即，保持dac同步)。因此，需要一種解決方案，用于確保不同dac的dac輸出與系統(tǒng)中的某些靜態(tài)、主器件定時基準(zhǔn)對齊。對于單個dac，這種主定時參考是提供給它的輸入時鐘。如果系統(tǒng)可以維持提供給不同dac的輸入時鐘的相位，并且每個dac可以將其輸出與其輸入時鐘對準(zhǔn)，則相位差可以保持相對恒定，并且可以減小dac中的漂移的影響。此外，解決方案應(yīng)該優(yōu)選地基于使用相對慢的時鐘信號，因為如上所述，使用快速時鐘信號減少了成功捕獲同步信號的容限，并且由于將這樣的信號路由到系統(tǒng)的不同部分而增加功率消耗。

時鐘倍增鎖相環(huán)(pll)通過允許同步信號由相對較慢的輸入時鐘捕獲來提供這樣的解決方案，例如。數(shù)量級為幾百mhz，然后傳遞到dac內(nèi)的更高速時鐘。在下面的部分中描述這種pll的操作。

時鐘倍增pll

使用基于pll的時鐘乘法器是時鐘乘法pll的替代名稱，是設(shè)計為一個關(guān)鍵原因而移動的方式。高速dac的采樣率正在增加，以推動數(shù)字帶寬和性能更接近天線的數(shù)字帶寬和性能。特別難以在板上傳輸高速時鐘信號，而不會燒毀大量的功率并產(chǎn)生高的雜散噪聲。本地(即板載)pll橋接幾百mhz的合理速率板級時鐘與幾個ghz的新dac或adc樣本時鐘之間的間隙。再次考慮圖6和圖7中的波形，比具有更快的時鐘，更容易捕獲具有比1ghz更慢的時鐘的同步信號。

圖10示出了常規(guī)的時鐘倍增pll1000及其組件。在圖10以及圖11和12中，每個部件用字母而不是參考數(shù)字表示，因為這種指示與諸如1002等的四個數(shù)字參考數(shù)字相比更為簡潔，特別是當(dāng)時鐘倍增具有甚至更多組件的pll，根據(jù)本公開的實施例，在圖11和12中示出。各種信號，例如低速和高速時鐘信號、dac數(shù)據(jù)信號等在圖10-12中用附圖標(biāo)記示出。在圖1-0-12中，相同的附圖標(biāo)記和類似的附圖標(biāo)記指示相似或類似的組件或信號。

如圖10所示，常規(guī)的時鐘倍增pll1000接收低速pll參考時鐘信號1002，并將其提供給輸入緩沖器a。輸入緩沖器a將pll參考時鐘1002耦合到相位檢測器b。位檢測器b將耦合的參考時鐘1002的相位與pll反饋時鐘1004的相位進(jìn)行比較，并且作為比較的結(jié)果，產(chǎn)生并向電荷泵c提供表示為“up”的up泵浦信號和表示為“dwn”的own泵信號。電荷泵c通過致動分別導(dǎo)引電流c1和c2的兩個電流開關(guān)c3和c4來將up和dwn信號之間的差轉(zhuǎn)換為電荷。該電荷被沉積到被表示為“環(huán)路濾波器d”的pll1000的濾波器上。圖10中示為“vfilt”的環(huán)路濾波器輸入是發(fā)送到環(huán)路濾波器d的許多這樣的電荷的和。環(huán)路濾波器d的輸出信號是電壓信號vfilt，其中較高頻率分量(如眾所周知的，pll的環(huán)路濾波器是低通濾波器)。環(huán)路濾波器d的輸出耦合到電壓控制器振蕩器(vco)e，其中其確定vco的振蕩頻率。特別地，vcoe基于從環(huán)路濾波器d接收的輸入電壓產(chǎn)生示出為vco輸出1006的時鐘信號。vco輸出信號1006的頻率fvco是pll參考時鐘信號1002的頻率fref的m倍，其中m是大于1的值：

fvco＝m*fref

因此，pll1000有效地將參考輸入時鐘fref的頻率乘以m，稱為“時鐘倍增pll”。

vco輸出信號1006耦合到時鐘路徑h，因此提供高速時鐘信號1008。在本文中，術(shù)語“低速”和“高速”反映出時鐘信號1008的頻率是時鐘信號1002的m倍。

時鐘路徑h是將時鐘信號從vco傳送到其目標(biāo)電路(例如，到dac(圖中未示出))所需的一系列緩沖器，如三角形所示。在圖10中的時鐘路徑h中所示的三角形以及在該圖和圖11-12中的其它路徑中示出的類似三角形表示作為遍歷路徑的結(jié)果而被引入到相應(yīng)信號的相位延遲。

vco輸出信號1006還耦合到在pll的反饋路徑中提供的反饋分頻器f。反饋分頻器f用于將vco時鐘信號1006除以因子m，并產(chǎn)生作為相位檢測器b的輸入之一的反饋時鐘1004。圖10所示的緩沖器g表示傳送頻率所需的緩沖器通過pll1000的反饋路徑將反饋分頻器f的輸出的反相分頻信號輸出到相位檢測器b。眾所周知，pll的動作用于迫使相位檢測器輸入的相位和頻率(即，時鐘信號1002和1004)匹配。到相位檢測器b的輸入之間的任何相位偏差導(dǎo)致vco頻率的變化和反饋相位的偏移以補償它。

以一種方式，通過控制vco的頻率，pll跟蹤vco的漂移并將其匹配到輸入?yún)⒖?。這種行為是可取的。然而，目前，使用時鐘倍增pll(例如pll1000)的優(yōu)點被以下事實所抵消：由于其許多模擬組件的存在，pll通常具有大于標(biāo)準(zhǔn)的pvt漂移邏輯，導(dǎo)致高的初始精度，但是相對于環(huán)境的漂移和精度較低。例如，對于圖10所示的pll，漂移分量包括元件a，g，f和h的延遲以及提供給相位檢測器b的時鐘信號的路徑差。因為元件a和h處于正向時鐘路徑，通過這些組件的更多延遲導(dǎo)致從輸入到輸出的更多延遲。因為元件f和g在pll的反饋路徑中，所以它們的延遲的任何延長都導(dǎo)致從輸入到輸出的延遲的縮短。電流c1和c2的基于環(huán)境的變化還可以導(dǎo)致pll不直接補償?shù)南辔黄啤?/p>

如前所述，本領(lǐng)域所需要的是一種使用基于pll的時鐘乘法器同時限制由于pvt變化引起的相位漂移的方法。

dac-pll相位對準(zhǔn)方法：使用時鐘倍增pll的改進(jìn)

本公開的實施例基于這樣的見解：盡管存在上述缺點，但是pll具有特別好地適于跟蹤漂移的行為，并且可以適當(dāng)?shù)乩迷撔袨?。具體地，本公開的實施例基于這樣的認(rèn)識：在包括為dac產(chǎn)生用于dac的高速時鐘信號的時鐘倍增pll的系統(tǒng)中，該dac包括被配置為接收數(shù)字輸入并產(chǎn)生模擬輸出的多個dac單元在此稱為“主dac”)，系統(tǒng)可以被配置為控制dac輸出的相位保持在與pll參考時鐘的相位相差預(yù)定差值內(nèi)(例如，預(yù)定差值可以為零，指示dac輸出的相位和pll參考時鐘的相位對準(zhǔn))。為此，本文描述的采用時鐘倍增pll的每個系統(tǒng)包括被實現(xiàn)為主dac的dac單元之一的副本dac單元，其可以通過在同一集成電路上制造輔助dac單元來實現(xiàn)(ic)管芯，同時且在ic管芯上相對接近地耦合到主dac的多個dac單元。輔助dac單元和主dac的操作與由pll的壓控振蕩器產(chǎn)生的相同高速時鐘同步，并且輸入數(shù)據(jù)信號到輔助dac單元和主dac的對準(zhǔn)。結(jié)果，輔助dac單元和主dac的輸出通過設(shè)計而相位同步。本文描述的系統(tǒng)被配置為確保輔助dac單元的輸出的相位與pll參考的相位相關(guān)(即，在預(yù)定義的相位差內(nèi)，例如“對準(zhǔn)”，意味著相位差為零)時鐘。由于輔助dac單元和主dac的輸出是相位同步的，因為輔助dac單元是dac單元之一的副本，并且輔助dac單元和主dac都用相同的時鐘信號來計時，使得與pll參考時鐘的相位相關(guān)的輔助dac單元的輸出的相位導(dǎo)致主dac的相位與pll參考時鐘的相位以與輔助dac單元的相同的方式相關(guān)，從而確保主dac輸出的相位與pll參考時鐘的相位相關(guān)。這與時鐘倍增pll的現(xiàn)有技術(shù)實現(xiàn)形成鮮明對比，其中在pll輸入?yún)⒖紩r鐘的相位與dac輸出的相位之間完全沒有關(guān)系。

在一些實施例(下面描述的解決方案#1)中，輔助dac單元包括在pll的前向路徑內(nèi)。因此，pll的動作確保了輔助dac單元的輸出的相位與pll參考時鐘的相位相關(guān)，因為生成其相位與輸入信號的相位相關(guān)的輸出信號是pll。

在其它實施例(下面描述的解決方案#2)中，已經(jīng)穿過參考前饋通路的延遲匹配副本的輔助dac單元的輸出的相位與已經(jīng)遍歷用于檢測相位漂移的基準(zhǔn)前饋路徑，并且基于檢測到的pll的漂移參數(shù)的量(例如，電荷泵中的電流和/或可變延遲)被調(diào)整，從而調(diào)整由pll。這還導(dǎo)致輔助dac單元的輸出的相位與pll參考時鐘的相位相關(guān)。

以這種方式控制系統(tǒng)中存在的每個主dac的輸出的相位有利地確保不同主dac的輸出相對于彼此同步，因為它們中的每一個都相對于彼此同步到公共pll參考時鐘。

在多個主dac需要如本文針對單個dac所描述的那樣進(jìn)行同步的情況下，可以為這樣的主dac中的每一個實現(xiàn)單獨的輔助dac單元，因為不同的主dac可以在它們的dac單元中稍微不同并且被提供為一個主dac的dac單元之一的副本的輔助dac單元可以不是另一主dac的dac單元之一的副本。

所提出的系統(tǒng)允許補償由時鐘倍增pll的各種組件引入的漂移，同時仍受益于在時鐘信號用于對dac的操作定時之前生成相對高速的時鐘信號的優(yōu)點，從而減少高速時鐘信號在ic芯片上的傳輸。

解決方案#1：嵌入在時鐘倍增pll中的輔助dac單元

圖11示出根據(jù)本公開的一個實施例的包括具有相位補償?shù)母倪M(jìn)的時鐘倍增pll的系統(tǒng)1100。系統(tǒng)1100的改進(jìn)的時鐘倍增pll包括諸如圖10所示的pll，除了圖10的pll的分頻器反饋路徑現(xiàn)在由復(fù)制dac路徑代替。以上參考圖10提供的時鐘倍增pll的一般操作原理適用于圖11的pll，因此，為了簡潔起見，不再詳細(xì)描述。相反，描述了對圖10的pll的修改。

類似于圖10，圖11示出了時鐘倍增pll接收低速pll參考時鐘信號1102并將其提供給將pll參考時鐘1102耦合到相位檢測器b的輸入緩沖器a。相位檢測器b將耦合參考時鐘1102的相位與pll反饋時鐘1104的相位進(jìn)行比較，并且作為比較的結(jié)果，生成并向電荷泵c提供指示為“up”的up泵浦信號和表示為“dwn”的向下泵浦信號。電荷泵c通過致動分別導(dǎo)引電流c1和c2的兩個電流開關(guān)c3和c4來將up和dwn信號之間的差轉(zhuǎn)換為電荷。與圖10不同，圖11的系統(tǒng)1100的電荷泵c可以是由下面更詳細(xì)描述的電荷泵控制信號1118控制的可變電流電荷泵。

類似于圖10，由圖11的電荷泵產(chǎn)生的電荷沉積到環(huán)路濾波器d上，且環(huán)路濾波器d的輸出耦合到電壓控制器振蕩器(vco)e，其中其確定振蕩頻率的vco。還類似于圖10，圖11的vcoe基于從環(huán)路濾波器d接收的輸入電壓產(chǎn)生vco輸出時鐘信號(示為輸出1106)，其中vco輸出信號1106的頻率fvco，是pll參考時鐘信號1102的頻率fref的m倍，vco輸出信號1106耦合到時鐘路徑h，因此提供高速時鐘信號1108，該高速時鐘信號1108的頻率是pll輸入?yún)⒖紩r鐘信號1102。

與圖10相反，在圖11的pll中沒有反饋分頻器。相反，反饋分頻器路徑由包括輔助dac單元l和副本接收器緩沖器k的副本dac路徑代替，副本接收器緩沖器k是延遲與接收器緩沖器a匹配。此外，系統(tǒng)1100還包括主dact，其輸出的相位將與pll參考時鐘對準(zhǔn)，以及數(shù)據(jù)路徑導(dǎo)頻生成器q?？蛇x地，系統(tǒng)1100還可以包括漂移相位檢測器o和漂移補償控制邏輯p以及分頻器s。現(xiàn)在將描述這些元件的功能。

接收器緩沖器k是接收器緩沖器a的副本，因為其以相同的方式，同時，在相同的管芯上并且相對接近接收器a來制造，以便重新創(chuàng)建延遲引入到pll參考時鐘信號1202，但是用于輔助dac單元的輸出。

輔助dac單元l是主dac的dac單元之一的副本。這意味著，當(dāng)制造主dac時，具有例如50個dac單元，在相同時間，在相同裸片上且相對接近于那些dac單元(例如，在與dac單元的幾百微米內(nèi))提供額外dac單元，從而導(dǎo)致51個dac單元的布置。因為輔助dac單元和dac單元以這種方式制造，所以它們在它們的pvt變化中可能只有可忽略的(如果有的話)差異。因此，當(dāng)輔助dac單元和主dac的操作以相同的時鐘信號定時，并且當(dāng)對輔助dac單元和主dac的輸入數(shù)據(jù)信號被對準(zhǔn)(即同步)時，它們的輸出將被相位對準(zhǔn)為(即，由于它們的分量的不同漂移，它們的輸出將不會有任何相位差)。因此，這種輔助dac單元和主dac可以說是“按設(shè)計”相位同步的。

即使輔助dac單元仍然是實際dac單元，因為在圖11所示的系統(tǒng)中，輔助dac單元將輸入數(shù)字?jǐn)?shù)據(jù)值轉(zhuǎn)換成模擬值，但是輔助dac單元有效地用作反饋分頻器，通過提供輔助dac單元使得當(dāng)輔助dac單元將數(shù)字輸入信號轉(zhuǎn)換為在其輸出端處提供的模擬信號時，模擬信號具有等于由其產(chǎn)生的高速時鐘的頻率的頻率的輸入數(shù)據(jù)信號(數(shù)字)vco除以m并且這種輸出信號的相位可以由相位檢測器b與pll輸入?yún)⒖紩r鐘的相位進(jìn)行比較。輔助dac單元l的適當(dāng)?shù)妮斎胄盘栍蓴?shù)據(jù)路徑引導(dǎo)生成器q生成，被提供為在圖11中表示為參考頻率導(dǎo)頻模式1110的數(shù)字輸入信號。

數(shù)據(jù)路徑導(dǎo)頻生成器q的功能具有三個方面。

一個方面是，如上所述，其生成用于輔助dac單元l的參考頻率導(dǎo)頻模式。為此，數(shù)據(jù)通路導(dǎo)頻生成器q可以使用從系統(tǒng)時鐘分頻器s(其可以但不必在與系統(tǒng)1100的其余部分相同的芯片/管芯上實現(xiàn))接收的時鐘信號1116，該時鐘信號具有低于系統(tǒng)時鐘的頻率，有利于復(fù)雜的數(shù)字操作。數(shù)據(jù)路徑導(dǎo)頻生成器q可以生成具有m個dac時鐘周期的長度的模式的導(dǎo)頻。因此，提供給輔助dac單元的輸入導(dǎo)頻模式1110已經(jīng)類似于將由圖10的反饋分頻器生成的時鐘信號(即，輔助dac的輸出1112的頻率將不會不同于輸入導(dǎo)頻模式1110)，但是因為輔助dac單元現(xiàn)在涉及pll的前向路徑并且因為dac的輸出與輔助dac單元的輸出同步，所以輔助dac單元將允許控制相位的dac輸出相對于pll輸入?yún)⒖紩r鐘的相位。

數(shù)據(jù)路徑導(dǎo)頻生成器q的功能的另一方面是其將數(shù)據(jù)路徑輸入數(shù)據(jù)1114(即將由主dact轉(zhuǎn)換的實際數(shù)字?jǐn)?shù)據(jù))耦合到主dact。然后主dac然后通過將數(shù)字輸入數(shù)據(jù)1114轉(zhuǎn)換為模擬輸出1120來以常規(guī)方式工作，模擬輸出1120的操作與高速時鐘信號1108同步。

數(shù)據(jù)路徑導(dǎo)頻生成器q的第三方面是其使導(dǎo)頻模式1110和dac數(shù)據(jù)1114對準(zhǔn)，即，確保這些信號被同步。

與圖10所示的pll不同，時鐘路徑h和輔助dacl都在pll前向路徑中。pll前向路徑可以被認(rèn)為在輔助dacl之后結(jié)束，即pll反饋路徑以輔助dac單元l的輸出開始，如圖11中所示為輸出1112。因為時鐘路徑h和輔助dac單元l在pll前向路徑中，它們的漂移分量將通過pll動作(即，通過pll產(chǎn)生輸出信號的嘗試的動作，在這種情況下是輔助dac單元的輸出)來抑制，其中輔助dac單元的相位涉及pll輸入信號的相位，在這種情況下為pll參考時鐘信號1102。給定接收器a和副本接收器k的延遲匹配，則輔助dac單元l的輸出將跟蹤到接收器a的輸入，即低速參考時鐘作為pll的輸入。

換句話說，pll將嘗試調(diào)整由其vco產(chǎn)生的高速時鐘，直到輔助dac單元l的輸出的相位與pll輸入?yún)⒖紩r鐘的相位以預(yù)定關(guān)系(例如，相位)相關(guān)，例如相位對齊。因為該高速時鐘還用作主dact的時鐘信號，并且因為到主dact的輸入數(shù)據(jù)與提供給輔助dac單元l(即，導(dǎo)頻模式1110)的輸入數(shù)據(jù)對準(zhǔn)，所以輸出由主dac產(chǎn)生的模擬數(shù)據(jù)將與pll輸入?yún)⒖紩r鐘的相位具有與輔助dac單元的輸出相同的相位關(guān)系，從而成功地建立對主dac的輸出的相位相對于pll參考時鐘。

步行通過系統(tǒng)1100的各部分，由主dac轉(zhuǎn)換的第一數(shù)字?jǐn)?shù)據(jù)1114通過數(shù)據(jù)路徑導(dǎo)頻生成器q與系統(tǒng)劃分時鐘1116對準(zhǔn)。數(shù)據(jù)路徑導(dǎo)頻生成器q還生成參考導(dǎo)頻模式1110并將其與輸入數(shù)據(jù)1114對準(zhǔn)。對準(zhǔn)的主dac數(shù)據(jù)1114和導(dǎo)頻1110分別被發(fā)送到主dac和輔助dac單元。因為輔助dac在pll的前向路徑中，所以pll迫使作為反饋時鐘1104提供給pll的相位檢測器b的輔助dac輸出具有與輸入時鐘參考1102對準(zhǔn)的相位，其可以被認(rèn)為是用于主dac的輸入?yún)⒖紩r鐘信號。由主dac產(chǎn)生的輸出模擬數(shù)據(jù)1120又與pll參考時鐘對準(zhǔn)。如果多個dac被配置為以這種方式工作，則耦合到主dac輸出的所有dac的輸入數(shù)據(jù)將被同步到每個dac的輸入?yún)⒖紩r鐘的相位。假設(shè)所有輸入?yún)⒖紩r鐘都匹配，這些不同dac的輸出也將匹配。

通過pll的動作，由輔助dac單元產(chǎn)生的導(dǎo)頻時鐘信號的頻率將與pll的輸入?yún)⒖紩r鐘1102的頻率匹配。如圖11所示的多個系統(tǒng)將與具有大于或等于pll的參考時鐘的周期的主定時信號對準(zhǔn)。通過使用這個外部主定時基準(zhǔn)，數(shù)據(jù)路徑中的分頻器可以通過使用慢pll參考時鐘對外部主基準(zhǔn)進(jìn)行采樣并復(fù)位內(nèi)部分頻器來在器件內(nèi)復(fù)制此定時信號。數(shù)據(jù)路徑導(dǎo)向發(fā)生器將使由主定時基準(zhǔn)加時間戳的輸入數(shù)據(jù)與內(nèi)部定時基準(zhǔn)對準(zhǔn)。它還將導(dǎo)頻模式1110與內(nèi)部定時參考對準(zhǔn)。通過這樣做，導(dǎo)頻將通過輸入數(shù)據(jù)上的時間戳與主定時基準(zhǔn)對準(zhǔn)。當(dāng)輸入數(shù)據(jù)到達(dá)主dac和導(dǎo)頻到輔助dac單元時，輸入時間戳將與輔助dac單元對準(zhǔn)，因此與所有dac的pll參考時鐘信號對準(zhǔn)。時間戳是將在數(shù)字中使用的，以便在多個dac之間對齊所有系統(tǒng)數(shù)據(jù)。

如上所述，環(huán)境變化可導(dǎo)致電荷泵c中的漂移，導(dǎo)致整個系統(tǒng)漂移。因此，在一些實施例中，系統(tǒng)1100可以包括與控制器p結(jié)合的漂移相位檢測器o，以便控制電荷泵c的數(shù)字控制可變電流源c1和c2的操作并抑制兩個輸入之間的漂移差漂移相位檢測器o和控制邏輯p的操作在下面參照圖12所示的解決方案#2更詳細(xì)地描述，該描述也適用于圖11所示的解決方案。

解決方案#2：輔助dac單元，用于外部控制時鐘倍增pll

圖12示出了包括具有相位補償環(huán)路的時鐘倍增pll的系統(tǒng)1200，有助于相位補償環(huán)路的功能的元件包括圖12中未示出的那些元件。因此，圖12示出了更一般的替代實施例，其中相位補償環(huán)路被添加到類似于圖10所示的時鐘倍增pll以跟蹤和消除pll輸入?yún)⒖紩r鐘輸入和dac輸出之間的漂移。

再次，上面參考圖10提供的時鐘倍增pll的一般操作原理可應(yīng)用于圖12的pll，因此，為了簡潔起見，在所有細(xì)節(jié)中不重復(fù)。相反，描述了對圖10的pll的修改以便允許漂移跟蹤。

與圖10類似，圖12示出了時鐘倍增pll接收低速pll參考時鐘信號1202，并將其提供給將pll參考時鐘1202耦合到相位檢測器b的輸入緩沖器a。相位檢測器b將耦合參考時鐘1202的相位與基于反饋分頻器f的輸出生成的pll反饋時鐘1204的相位進(jìn)行比較，并且作為比較的結(jié)果，生成并且向電荷泵c提供表示為“up”的up泵浦信號，表示為“dwn”的down泵信號。電荷泵c通過致動分別導(dǎo)引電流c1和c2的兩個電流開關(guān)c3和c4來將up和dwn信號之間的差轉(zhuǎn)換為電荷。

類似于圖10，由圖12的電荷泵產(chǎn)生的電荷被沉積到環(huán)路濾波器d上，并且環(huán)路濾波器d的輸出耦合到vcoe，其中其確定vco的振蕩頻率。還類似于圖10，圖12的vcoe基于從環(huán)路濾波器d接收的輸入電壓產(chǎn)生vco輸出時鐘信號(示為輸出1206)，其中vco輸出信號1206的頻率fvco是pll參考時鐘信號1202的頻率fref的m倍，vco輸出信號1206耦合到時鐘路徑h，因此提供高速時鐘信號1208，該高速時鐘信號1208的頻率高于pll輸入?yún)⒖紩r鐘信號1202。

與圖10相反，圖12的系統(tǒng)1200的電荷泵c是可變電流電荷泵，以允許基于下面更詳細(xì)描述的電荷泵控制信號1218對電流c1和c2進(jìn)行單獨控制。電流c1和c2的調(diào)諧允許控制pll參考時鐘1202和反饋時鐘1204之間的相位差。與圖10相反，圖12的系統(tǒng)1200中的延遲g是可變的，使得可以直接修改vco輸出1206。

圖12所示的實施例的相位補償環(huán)路包括輔助dacl、副本時鐘接收器k、導(dǎo)頻反饋路徑j(luò)、參考前饋路徑i、漂移相位檢測器o和控制邏輯p。參考圖11提供的關(guān)于輔助dac單元和作為副本的時鐘接收器k的討論在這里是適用的，因此，為了簡潔起見，不再重復(fù)。此外，參考圖11提供的關(guān)于參考頻率導(dǎo)頻模式1210、輔助dac1212的輸出、主dact、數(shù)據(jù)路徑導(dǎo)頻生成器q及其功能性的討論在這里也在很大程度上適用，并且僅與對圖11的描述。

如圖11所示，數(shù)據(jù)路徑導(dǎo)頻生成器q將使輸入數(shù)據(jù)1214與系統(tǒng)時鐘分頻器s的輸出對準(zhǔn)，相對于來自分頻器s的輸入生成導(dǎo)頻模式1210，并將輸入數(shù)據(jù)1214對準(zhǔn)導(dǎo)頻模式1210?，F(xiàn)在與導(dǎo)頻模式1210對準(zhǔn)的dac數(shù)據(jù)1214將被發(fā)送到主dact，而導(dǎo)頻信號1210將被發(fā)送到輔助dacl。輔助dacl將輸出模擬版本的導(dǎo)頻信號1210到k和j，它們是包括接收機a和路徑i的參考前饋路徑的延遲匹配復(fù)制品(應(yīng)當(dāng)注意，圖12中所示的具有元件i和j的路徑也可以存在于圖11中，現(xiàn)在在那里具體示出，并且參考圖12提供的它們的解釋適用于圖11)。因為這兩個路徑(即，包括a和i的一個路徑和包括k和j的另一個路徑)在另一個上匹配，所以它們的漂移分量被抵消。這兩個路徑的輸出由數(shù)字漂移相位檢測器o進(jìn)行比較。漂移相位檢測器輸出被傳遞到控制邏輯p。在一些實施例中，控制邏輯p可以被配置為對多個相位檢測進(jìn)行平均，以確定在哪個方向需要調(diào)整pll輸出的相位?？刂七壿媽⒂糜谕ㄟ^分別產(chǎn)生電荷泵延遲控制信號1218和反饋延遲控制信號1222來控制電荷泵(c1和c2)的電流以及可變延遲g。當(dāng)鎖定時，輔助dac單元的輸出將與輸入?yún)⒖紩r鐘1202相位對準(zhǔn)。由于通過設(shè)計，主dac和輔助dac單元彼此相位同步，所以dac輸出1220的相位也將對準(zhǔn)輸入到輸入?yún)⒖紩r鐘1202。

應(yīng)注意，在一些實施方案中，可變電流電荷泵c和可變延遲g的調(diào)諧可在范圍內(nèi)受限制。因此，一些實施例可以包括在跟蹤之前執(zhí)行輔助dac單元的輸出和pll參考時鐘的粗略對準(zhǔn)。在一個實施例中，可變分頻器s可以用于該目的。在這樣的實施例中，由相位補償環(huán)路使用的控制邏輯p還可以被配置為控制可變分頻器s，因為控制邏輯p可以被配置為將可變分頻器s的分頻因子修改為m或m+x，其中x是選擇的調(diào)整因子，使得輔助dac單元輸出被延遲，直到其與pll輸入?yún)⒖紩r鐘粗略對準(zhǔn)。x的調(diào)整不會改變數(shù)據(jù)路徑導(dǎo)頻生成器q中的導(dǎo)頻和數(shù)據(jù)信號的對準(zhǔn)，因此主dac和輔助dac單元的同步將保持。一旦這個粗調(diào)諧階段完成，如上所述的精細(xì)調(diào)諧可以開始。

示例性dac系統(tǒng)

圖13示出了包括被示為系統(tǒng)1302-1至1302-n的n個系統(tǒng)1302的示例性裝置1300的示意性功能系統(tǒng)視圖，其中n是大于1的整數(shù)。系統(tǒng)1302中的每一個可以被實現(xiàn)為圖11的系統(tǒng)1100或圖12的系統(tǒng)1200。如圖13所示，每個系統(tǒng)1302被配置為至少接收要由主dac轉(zhuǎn)換的輸入數(shù)字?jǐn)?shù)據(jù)1304該系統(tǒng)變?yōu)槟M輸出，低速pll參考時鐘1306，以及可選地來自系統(tǒng)時鐘分頻器1308的時鐘(如由本文所述的系統(tǒng)分頻器s提供的)。還如圖所示，每個系統(tǒng)1302被配置為生成輸出模擬數(shù)據(jù)1310-1。每個系統(tǒng)1302包括實現(xiàn)時鐘倍增pll1312、輔助dac單元1314、主dac1316(主dac1316包括多個dac單元，輔助dac單元1314是這些dac單元之一的副本)，如本文所述)以及相位對準(zhǔn)裝置1318的功能。時鐘倍增pll1312被配置為接收pll輸入?yún)⒖紩r鐘信號1306，并且生成具有大于pll參考時鐘信號的頻率的頻率的輸出時鐘信號。繼而，由pll產(chǎn)生的輸出時鐘信號被配置為對主dac1316和輔助dac單元1314的多個dac單元中的每一個的時間操作。相位對準(zhǔn)裝置1318被配置為控制由主dac1316(即，輸出1310)和輔助dac單元1314中的每一個產(chǎn)生的輸出與pll參考時鐘信號1306的相位處于預(yù)定義的相位差。

取決于系統(tǒng)1302是實現(xiàn)本文描述的解決方案#1還是解決方案#2，時鐘倍增pll1312和相位對準(zhǔn)裝置1318可以被配置為不同地工作。對于兩種解決方案，相位對準(zhǔn)裝置1318可以被認(rèn)為包括數(shù)據(jù)通路導(dǎo)頻生成器，其被配置為提供參考導(dǎo)頻信號作為到輔助dac單元1314的輸入，并且還被配置為向主dac1316提供數(shù)字輸入數(shù)據(jù)信號與參考導(dǎo)頻信號對準(zhǔn)，數(shù)字?jǐn)?shù)據(jù)信號包括要由主dac1316從數(shù)字格式轉(zhuǎn)換為模擬格式的輸入數(shù)據(jù)1304。在這種實現(xiàn)中，控制由主dac和每個主dac產(chǎn)生的輸出的相位，輔助dac單元與pll參考時鐘信號的相位處于預(yù)定義的相位差將包括基于參考導(dǎo)頻信號控制由輔助dac單元產(chǎn)生的輸出的相位(即，將輸出的相位具有pll參考時鐘的相位的輔助dac單元)。然而，對于解決方案#1，輔助dac單元1314將包括在時鐘倍增pll1312內(nèi)(即，在其正向路徑中)，有效地用作反饋分頻器，而對于解決方案#2，輔助dac單元1314將被包括在用于外部控制時鐘倍增pll1312的相位補償環(huán)路中。

對于這兩種解決方案，在一些實施例中，時鐘倍增pll1312可以包括包括第一和第二電流源(圖中的c1和c2)的可變電流電荷泵。在這樣的實施例中，將主dac和輔助dac單元中的每一個產(chǎn)生的輸出的相位控制為與pll參考時鐘信號的相位相差預(yù)定義的相位差可以包括單獨地調(diào)節(jié)由第一電流源和由第二電流源產(chǎn)生的電流以控制由輔助dac單元1314產(chǎn)生的輸出的相位。

對于解決方案#2，時鐘倍增pll1312可以進(jìn)一步包括可變延遲元件，以及反饋分頻器和相位檢測器。由反饋分頻器產(chǎn)生的反饋信號可以被配置為在被提供給相位檢測器之前被提供給可變延遲元件。在這樣的實施例中，將由主dac和輔助dac單元中的每一個產(chǎn)生的輸出的相位控制為與pll參考時鐘信號的相位相差預(yù)定義的相位差可以包括將由可變延遲元件施加的延遲調(diào)整為從反饋分頻器提供的反饋信號，以控制由輔助dac單元產(chǎn)生的輸出的相位。在解決方案#2的一些另外的實施例中，該系統(tǒng)1302還可以包括漂移相位檢測器和控制邏輯。漂移相位檢測器可以被配置為將已經(jīng)穿過輸入時鐘接收器和參考前饋路徑的pll輸入時鐘信號的結(jié)果與由輔助dac單元產(chǎn)生的輸出的結(jié)果相比較，該輸出的結(jié)果已經(jīng)穿過導(dǎo)頻接收機和參考導(dǎo)頻信號反饋路徑，所述導(dǎo)頻接收機和所述參考導(dǎo)頻信號反饋路徑是所述輸入時鐘接收機和所述參考前饋路徑的延遲匹配復(fù)制品?？刂七壿嬁梢员慌渲脼榛谟傻谝浑娏髟串a(chǎn)生的電流和由可變延遲元件施加的延遲，將由第一電流源產(chǎn)生的電流，由第二電流源產(chǎn)生的電流，漂移相位檢測器?？刂七壿嬁梢员慌渲脼榛谟善葡辔粰z測器執(zhí)行的平均多個比較來執(zhí)行調(diào)整。

對于解決方案#1，系統(tǒng)1302還可以進(jìn)一步包括漂移相位檢測器和控制邏輯。漂移相位檢測器可以被配置為將已經(jīng)穿過輸入時鐘接收器的pll參考時鐘信號的結(jié)果與由輔助dac單元產(chǎn)生的已經(jīng)穿過導(dǎo)頻接收器的輸出的結(jié)果進(jìn)行比較，導(dǎo)頻接收器是延遲匹配的復(fù)本的輸入時鐘接收器?？刂七壿嬁梢员慌渲脼榛谟善葡辔粰z測器執(zhí)行的比較來調(diào)整由第一電流源產(chǎn)生的電流和/或由第二電流源產(chǎn)生的電流。

在一些實施例中，可以在相同的管芯上提供解決方案#1和#2的所有組件。然后，低速pll參考時鐘和數(shù)據(jù)路徑輸入通常將從管芯外部提供給管芯，并且來自主dac的模擬輸出將被提供給管芯外部的一個或多個部件。在一些其它實施例中，pll的所有組件將在主dact處提供在相同裸片上。

示例性數(shù)據(jù)處理系統(tǒng)

圖14描繪了示出根據(jù)本公開的一個實施例的示例性數(shù)據(jù)處理系統(tǒng)1400的框圖。這樣的數(shù)據(jù)處理系統(tǒng)可以被配置為用作本文所描述的控制器邏輯或者被配置為實現(xiàn)本文描述的各種dac-pll相位對準(zhǔn)技術(shù)的任何其它系統(tǒng)。

如圖14所示，數(shù)據(jù)處理系統(tǒng)1400可以包括通過系統(tǒng)總線1406耦合到存儲器元件1404的至少一個處理器1402。因此，數(shù)據(jù)處理系統(tǒng)可以在存儲器元件1404內(nèi)存儲程序代碼。此外，處理器1402可以執(zhí)行經(jīng)由系統(tǒng)總線1406從存儲器元件1404訪問的程序代碼。在一個方面，數(shù)據(jù)處理系統(tǒng)可以被實現(xiàn)為適于存儲和/或執(zhí)行程序代碼的計算機。然而，應(yīng)當(dāng)理解，數(shù)據(jù)處理系統(tǒng)1400可以以包括處理器和能夠執(zhí)行本說明書中描述的功能的存儲器的任何系統(tǒng)的形式來實現(xiàn)。

存儲器元件1404可以包括一個或多個物理存儲器設(shè)備，例如本地存儲器1408和一個或多個大容量存儲設(shè)備1410。本地存儲器可以指隨機存取存儲器或其他非持久存儲器設(shè)備通常在程序代碼的實際執(zhí)行期間使用。大容量存儲設(shè)備可以實現(xiàn)為硬盤驅(qū)動器或其他持久性數(shù)據(jù)存儲設(shè)備。處理系統(tǒng)1400還可以包括提供至少一些程序代碼的臨時存儲的一個或多個高速緩存存儲器(未示出)，以便減少在執(zhí)行期間必須從大容量存儲設(shè)備1410檢索程序代碼的次數(shù)。

被描繪為輸入設(shè)備1412和輸出設(shè)備1414的輸入/輸出(i/o)設(shè)備可選地可以耦合到數(shù)據(jù)處理系統(tǒng)。輸入設(shè)備的示例可以包括但不限于鍵盤，諸如鼠標(biāo)的指示設(shè)備等。輸出設(shè)備的示例可以包括但不限于監(jiān)視器或顯示器，揚聲器等。輸入和/或輸出設(shè)備可以直接地或通過中間i/o控制器耦合到數(shù)據(jù)處理系統(tǒng)。

在實施例中，輸入和輸出設(shè)備可以被實現(xiàn)為組合的輸入/輸出設(shè)備(在圖14中用圍繞輸入設(shè)備1412和輸出設(shè)備1414的虛線示出)。這種組合設(shè)備的示例是觸敏顯示器，有時也稱為“觸摸屏顯示器”或簡稱為“觸摸屏”。在這樣的實施例中，對設(shè)備的輸入可以通過物理對象的移動來提供，例如，觸筆或用戶的手指，在觸摸屏顯示器上或附近。

網(wǎng)絡(luò)適配器1416還可以可選地耦合到數(shù)據(jù)處理系統(tǒng)，以使其能夠通過中間私有或公共網(wǎng)絡(luò)耦合到其他系統(tǒng)，計算機系統(tǒng)，遠(yuǎn)程網(wǎng)絡(luò)設(shè)備和/或遠(yuǎn)程存儲設(shè)備。網(wǎng)絡(luò)適配器可以包括用于接收由所述系統(tǒng)，設(shè)備和/或網(wǎng)絡(luò)傳輸?shù)綌?shù)據(jù)處理系統(tǒng)1400的數(shù)據(jù)的數(shù)據(jù)接收器，以及用于將數(shù)據(jù)從數(shù)據(jù)處理系統(tǒng)1400傳輸?shù)剿鱿到y(tǒng)、設(shè)備和/或網(wǎng)絡(luò)。調(diào)制解調(diào)器、電纜調(diào)制解調(diào)器和以太網(wǎng)卡是可以與數(shù)據(jù)處理系統(tǒng)1400一起使用的不同類型的網(wǎng)絡(luò)適配器的示例。

如圖14所示，存儲器元件1404可以存儲應(yīng)用1418。在各種實施例中，應(yīng)用1418可以存儲在本地存儲器1408，一個或多個大容量存儲設(shè)備1410中，或者遠(yuǎn)離本地存儲器和大容量存儲設(shè)備。應(yīng)當(dāng)理解，數(shù)據(jù)處理系統(tǒng)1400可以進(jìn)一步執(zhí)行可以促進(jìn)應(yīng)用1418的執(zhí)行的操作系統(tǒng)(圖14中未示出)。以可執(zhí)行程序代碼的形式實現(xiàn)的應(yīng)用1418可以由數(shù)據(jù)處理系統(tǒng)1400響應(yīng)于執(zhí)行應(yīng)用，數(shù)據(jù)處理系統(tǒng)1400可以被配置為執(zhí)行本文所描述的一個或多個操作或方法步驟。

所選示例

現(xiàn)在描述根據(jù)本公開的各種實施例的一些另外的示例。

示例1提供了一種系統(tǒng)，包括：主dac，包括多個dac單元；輔助dac單元，包括多個dac單元之一的副本；時鐘倍增pll，被配置為接收pll參考時鐘信號，并且生成輸出時鐘信號，其頻率大于所述pll參考時鐘信號的頻率，其中所述輸出時鐘信號被配置為對所述多個dac單元和所述輔助dac單元中的每一個的時間操作；以及相位對準(zhǔn)裝置，由所述dac和所述輔助dac單元中的每一個產(chǎn)生的輸出與所述pll參考時鐘信號的相位處于預(yù)定義的相位差。

示例2提供根據(jù)示例1的系統(tǒng)，其中相位對準(zhǔn)裝置包括數(shù)據(jù)路徑導(dǎo)頻生成器，其被配置為提供參考導(dǎo)頻信號作為到輔助dac單元的輸入，并且還被配置為向主dac提供數(shù)字?jǐn)?shù)據(jù)信號，其與所述參考導(dǎo)頻信號對準(zhǔn)，所述數(shù)字?jǐn)?shù)據(jù)信號包括將由所述dac從所述數(shù)字格式轉(zhuǎn)換為所述模擬格式的輸入數(shù)據(jù)，其中控制由所述主dac和所述輔助dac單元中的每一個產(chǎn)生的輸出的相位與pll參考時鐘信號的相位處于預(yù)定義的相位差包括基于參考導(dǎo)頻信號控制由輔助dac單元產(chǎn)生的輸出的相位(即，將輔助dac單元的輸出的相位與pll參考時鐘的相位)。

示例3提供根據(jù)示例2的系統(tǒng)，其中時鐘倍增pll包括包括第一和第二電流源(圖中的c1和c2)的電荷泵，并且其中控制由每個與所述pll參考時鐘信號的相位處于所述預(yù)定相位差處包括單獨地調(diào)整由所述第一電流源產(chǎn)生的電流和由所述第二電流源產(chǎn)生的電流中的一個或多個，控制由輔助dac單元產(chǎn)生的輸出的相位。

示例4提供根據(jù)實例3的系統(tǒng)，其中所述時鐘倍增pll進(jìn)一步包括反饋分頻器，可變延遲元件和相位檢測器，其中由反饋分頻器產(chǎn)生的反饋信號經(jīng)配置以提供到可變延遲元件，在被提供給所述相位檢測器之前，并且其中將所述主dac和所述輔助dac單元中的每一個產(chǎn)生的輸出的相位控制為與所述pll參考時鐘信號的相位相差預(yù)定義的相位差還包括：調(diào)整由所述可變延遲元件施加到從所述反饋分頻器提供的反饋信號的延遲，以控制由所述輔助dac單元產(chǎn)生的輸出的相位。

示例5提供根據(jù)示例4的系統(tǒng)，還包括漂移相位檢測器和控制邏輯，其中漂移相位檢測器被配置為將已經(jīng)穿過輸入時鐘接收器的pll輸入時鐘信號的結(jié)果與參考前饋路徑，其中輔助dac單元產(chǎn)生的輸出的結(jié)果已經(jīng)穿過導(dǎo)頻接收機和參考導(dǎo)頻信號反饋路徑，導(dǎo)頻接收機和參考導(dǎo)頻信號反饋路徑是輸入時鐘接收機的延遲匹配副本，以及所述參考前饋通路，以及所述控制邏輯被配置為基于所述反饋信號來調(diào)整由所述第一電流源產(chǎn)生的電流，由所述第二電流源產(chǎn)生的電流以及由所述可變延遲元件施加的延遲中的一個或多個，對漂移相位檢測器執(zhí)行的比較。

示例6提供根據(jù)示例5的系統(tǒng)，其中控制邏輯經(jīng)配置以基于由漂移相位檢測器執(zhí)行的對多個比較的平均來執(zhí)行調(diào)整。

示例7提供根據(jù)示例2的系統(tǒng)，其中輔助dac單元和輸出時鐘信號的時鐘路徑在時鐘倍增pll的正向路徑中提供。因為輔助dac單元在正向路徑中提供，并且通過接收合適的參考導(dǎo)頻信號，輔助dac單元有效地用作常規(guī)時鐘倍增pll的反饋分頻器，因此替代反饋分頻器。因為輸出時鐘信號的時鐘路徑在pll的正向路徑中提供，所以通過該分量的相位延遲可以通過pll的固有動作來補償。

示例8提供了根據(jù)示例3的系統(tǒng)，還包括漂移相位檢測器和控制邏輯，其中漂移相位檢測器被配置為將已經(jīng)穿過輸入時鐘接收器的pll參考時鐘信號的結(jié)果與結(jié)果由所述輔助dac單元產(chǎn)生的輸出的穿過導(dǎo)頻接收器的導(dǎo)頻接收器，所述導(dǎo)頻接收器是所述輸入時鐘接收器的延遲匹配復(fù)制品，并且所述控制邏輯被配置為調(diào)整由所述第一電流源和/基于由漂移相位檢測器執(zhí)行的比較由第二電流源產(chǎn)生的電流。

示例9提供根據(jù)前述實例中任一實例的系統(tǒng)，其中由dac產(chǎn)生的輸出與由輔助dac單元產(chǎn)生的輸出同步。

示例10提供了一種配置系統(tǒng)以根據(jù)前述示例中的任一個來運行的方法。

示例11提供一個或多個非暫時性有形媒體編碼邏輯，其包括用于執(zhí)行的指令，所述指令在由處理器執(zhí)行時可操作以執(zhí)行用于將由dac產(chǎn)生的輸出的相位控制為預(yù)定義與pll參考時鐘信號的相位的相位差，操作包括配置系統(tǒng)以根據(jù)前述示例中的任一個起作用的方法的操作。

示例12提供了一種系統(tǒng)，包括用于實現(xiàn)配置系統(tǒng)以根據(jù)前述示例中的任一個實現(xiàn)功能的方法的裝置。

示例13提供了用于輔助實施根據(jù)前述示例中的任一項所述的方法的數(shù)據(jù)結(jié)構(gòu)。

變體和實現(xiàn)

雖然上面參考圖1-14所示的示例性實施方式描述了本公開的實施例，但是本領(lǐng)域技術(shù)人員將認(rèn)識到上述各種教導(dǎo)適用于大量其它實施方式。

在某些上下文中，本文討論的特征可以應(yīng)用于汽車系統(tǒng)、安全關(guān)鍵的工業(yè)應(yīng)用、醫(yī)療系統(tǒng)、科學(xué)儀器、無線和有線通信、雷達(dá)、工業(yè)過程控制、音頻和視頻設(shè)備、電流感測、儀器(其可以是高度精確的)以及其他基于數(shù)字處理的系統(tǒng)。

此外，上面討論的某些實施例可以在用于醫(yī)學(xué)成像、患者監(jiān)測、醫(yī)療儀器和家庭保健的數(shù)字信號處理技術(shù)中提供。這可以包括肺監(jiān)視器、加速度計、心率監(jiān)視器、起搏器等。其它應(yīng)用可以涉及用于安全系統(tǒng)(例如，穩(wěn)定性控制系統(tǒng)、駕駛員輔助系統(tǒng)、制動系統(tǒng)、信息娛樂和任何種類的內(nèi)部應(yīng)用)的汽車技術(shù)。

在其他示例場景中，本公開的教導(dǎo)可以應(yīng)用于包括有助于提高生產(chǎn)率，能量效率和可靠性的過程控制系統(tǒng)的工業(yè)市場中。在消費者應(yīng)用中，上述信號處理電路的教導(dǎo)可以用于圖像處理、自動聚焦和圖像穩(wěn)定(例如，用于數(shù)碼相機、攝像機等)。其他消費者應(yīng)用可以包括用于家庭影院系統(tǒng)、dvd錄像機和高清電視機的音頻和視頻處理器。

在上述實施例的討論中，系統(tǒng)的組件(例如，時鐘、多路復(fù)用器、緩沖器和/或其他組件)可以容易地被替換、替換或以其他方式修改以適應(yīng)特定的電路需要。此外，應(yīng)當(dāng)注意，互補電子器件、硬件、軟件等的使用為實現(xiàn)與dac-pll相位對準(zhǔn)相關(guān)的本公開的教導(dǎo)提供了同樣可行的選擇。

用于實現(xiàn)本文中提出的dac-pll相位對準(zhǔn)技術(shù)的各種系統(tǒng)的部分可以包括用于執(zhí)行本文所描述的功能的電子電路。在一些情況下，系統(tǒng)的一個或多個部分可以由專門配置用于執(zhí)行本文所述功能的處理器提供。例如，處理器可以包括一個或多個專用組件，或者可以包括被配置為執(zhí)行本文描述的功能的可編程邏輯門。該電路可以在模擬域，數(shù)字域或混合信號域中操作。在一些情況下，處理器可以被配置為通過執(zhí)行存儲在非暫時性計算機可讀存儲介質(zhì)上的一個或多個指令來執(zhí)行本文所描述的功能。

在一個示例實施例中，圖1-14的任何數(shù)量的電路可以在相關(guān)聯(lián)的電子設(shè)備的板上實現(xiàn)。板可以是能夠保持電子設(shè)備的內(nèi)部電子系統(tǒng)的各種部件，并且還提供用于其他外圍設(shè)備的連接器的通用電路板。更具體地，板可以提供電連接，系統(tǒng)的其他部件可以通過該電連接電通信。基于特定配置需要、處理需求、計算機設(shè)計等，任何合適的處理器(包括數(shù)字信號處理器、微處理器、支持芯片組等)，計算機可讀非瞬時存儲器元件等可以適當(dāng)?shù)伛詈系桨?。諸如外部存儲器，附加傳感器，用于音頻/視頻顯示的控制器以及外圍設(shè)備的其它組件可以作為插入卡，經(jīng)由電纜附接到板或者集成到板本身中。在各種實施例中，本文描述的功能可以仿真形式實現(xiàn)為在布置在支持這些功能的結(jié)構(gòu)中的一個或多個可配置(例如，可編程)元件內(nèi)運行的軟件或固件。提供仿真的軟件或固件可以在包括允許處理器執(zhí)行那些功能的指令的非暫時性計算機可讀存儲介質(zhì)上提供。

在另一示例實施例中，圖1-14的電路可以被實現(xiàn)為獨立模塊(例如，具有被配置為執(zhí)行特定應(yīng)用或功能的相關(guān)組件和電路的設(shè)備)或?qū)崿F(xiàn)為插件模塊到電子設(shè)備的專用硬件。注意，實現(xiàn)dac-pll相位對準(zhǔn)技術(shù)的本公開的特定實施例可以部分地或整體地容易地包括在片上系統(tǒng)(soc)封裝中。soc表示將計算機或其他電子系統(tǒng)的組件集成到單個芯片中的ic。它可以包含數(shù)字，模擬，混合信號和通常的射頻功能：所有這些可以提供在單個芯片襯底上。其它實施例可以包括多芯片模塊(mcm)，其具有位于單個電子封裝內(nèi)的多個分離的ic，并且被配置為通過電子封裝彼此緊密地相互作用。在各種其他實施例中，本文提出的dac-pll相位對準(zhǔn)技術(shù)的功能可以在專用集成電路(asic)，現(xiàn)場可編程門陣列(fpga)和其他半導(dǎo)體芯片中的一個或多個硅核中實現(xiàn)。

還必須注意，這里概述的所有規(guī)范，尺寸和關(guān)系(例如，處理器的數(shù)量，邏輯操作等)僅僅是為了示例和教導(dǎo)的目的而提供的。在不脫離本公開的精神或所附權(quán)利要求的范圍的情況下，可以相當(dāng)大地改變這樣的信息。該規(guī)范僅適用于一個非限制性示例，因此，它們應(yīng)當(dāng)這樣解釋。在前面的描述中，已經(jīng)參考特定的處理器和/或組件布置描述了示例實施例。在不脫離所附權(quán)利要求的范圍的情況下，可以對這樣的實施例進(jìn)行各種修改和改變。因此，描述和附圖被認(rèn)為是說明性的而不是限制性的。

注意，利用本文提供的許多示例，可以根據(jù)兩個，三個，四個或更多個電子部件來描述交互。然而，這僅僅是為了清楚和示例的目的。應(yīng)當(dāng)理解，系統(tǒng)可以以任何合適的方式合并。沿著類似的設(shè)計替代方案，圖1-14中示出的部件，模塊和元件中的任何一個可以以各種可能的配置進(jìn)行組合，所有這些都清楚地在本說明書的寬泛范圍內(nèi)。在某些情況下，可以通過僅參考有限數(shù)量的電氣元件來更容易地描述給定的一組流的一個或多個功能。應(yīng)當(dāng)理解，圖1-14的電路及其教導(dǎo)是容易擴展的，并且可以容納大量部件以及更復(fù)雜/復(fù)雜的布置和配置。因此，所提供的示例不應(yīng)限制可能應(yīng)用于無數(shù)其它架構(gòu)的電路的范圍或抑制電路的廣泛教導(dǎo)。

注意，在本說明書中，包括在“一個實施例”、“示例性實施例”、“實施例”、“另一實施例”、“一些實施例”、“各種實施例”、“其它實施例”、“替代實施例”等中的對各種特征(例如，元件、結(jié)構(gòu)、模塊、組件、步驟、操作、特性等)旨在表示任何這樣的特征包括在本公開的一個或多個實施例中，或者可以不必在相同的實施例中組合。

還重要的是注意，與本文提出的dac-pll相位對準(zhǔn)技術(shù)相關(guān)的功能僅示出可以由圖1-14中所示的系統(tǒng)執(zhí)行或在其內(nèi)執(zhí)行的一些可能的功能。這些操作中的一些可以在適當(dāng)時被刪除或移除，或者這些操作可以被顯著地修改或改變而不脫離本公開的范圍。此外，這些操作的定時可以相當(dāng)大地改變。前面的操作流程已經(jīng)被提供用于示例和討論的目的。通過在此描述的實施例提供了基本的靈活性，因為在不脫離本公開的教導(dǎo)的情況下可以提供任何合適的布置，時間順序，配置和定時機制。

本領(lǐng)域技術(shù)人員可以確定許多其它改變、替換、變化、改變和修改，并且意圖是本公開包括落入所附權(quán)利要求范圍內(nèi)的所有這樣的改變、替換、變化、更改和修改。

雖然權(quán)利要求以在uspto之前使用的樣式的單個依賴性格式呈現(xiàn)，但是應(yīng)當(dāng)理解，任何權(quán)利要求可以取決于相同類型的任何前述權(quán)利要求并與其組合，除非在技術(shù)上明顯不可行。

注意，上述裝置的所有可選特征也可以相對于本文所述的方法或過程來實現(xiàn)，并且示例中的細(xì)節(jié)可以在一個或多個實施例中的任何地方使用。