本發(fā)明實施例屬于集成電路領(lǐng)域，尤其涉及一種DAC電容陣列及模數(shù)轉(zhuǎn)換器、降低模數(shù)轉(zhuǎn)換器功耗的方法。

背景技術(shù)：

逐次逼近型模數(shù)轉(zhuǎn)換器(Successive Approximation Analog-to-digital converter，SAR ADC)可以將模擬信號轉(zhuǎn)化為數(shù)字信號，參考圖1，其由比較器、寄存器以及數(shù)模轉(zhuǎn)化器(Digital-to-analog converter，DAC)組成，其將模擬信號轉(zhuǎn)換為數(shù)字信號轉(zhuǎn)換的基本原理是：將待轉(zhuǎn)換的模擬輸入信號與一個參考信號進行比較，參考信號由一個D/A轉(zhuǎn)換器的輸出獲得，根據(jù)二者大小決定增大還是減小D/A轉(zhuǎn)換器輸入的數(shù)字信號，以使參考信號向模擬輸入信號逼進，當參考信號與模擬輸入信號相等時，向D/A轉(zhuǎn)換器輸入的數(shù)字信號就是模擬輸入信號對應(yīng)的數(shù)字信號。即通過DAC的輸出逐次逼近輸入電壓的方式來實現(xiàn)模數(shù)轉(zhuǎn)換，其逐次逼近過程可參考圖2。

SAR型ADC作為模擬模塊和數(shù)字模塊之間接口的關(guān)鍵部件，廣泛應(yīng)用于移動設(shè)備、無線傳感器等設(shè)備中，由于設(shè)備的體積問題以及續(xù)航問題，要求模數(shù)轉(zhuǎn)換器具有體積小，低功耗的特點，便于集成在各種設(shè)備的電路中。

現(xiàn)有技術(shù)中有兩類用于SAR型模數(shù)轉(zhuǎn)化器的DAC電容陣列，如圖3及圖4所示，

其中圖3所示為其中一種現(xiàn)有的DAC電容陣列，圖示電容整列中各電容沒有根據(jù)電容大小按照二進制加權(quán)排列，每個支路都是相同的單位電容，由于制造誤差跟電容大小或面積成正比，全部采用單位電容可以降低對單位電容制造誤差的要求。相對于根據(jù)電容大小按照二進制加權(quán)排列的電容陣列，全部采用單位電容可以降低整體電容陣列的大小，減小功耗。然而該方案存在控制支路過多的問題，直接導(dǎo)致用于控制的電路大小跟功耗都會增加，使得電容面積降低帶來的優(yōu)勢降低甚至消失。

其中圖4所示為另一種現(xiàn)有的DAC電容陣列，圖示DAC電容陣列除了右側(cè)的兩個單位電容以外，其他電容根據(jù)電容大小按照二進制加權(quán)排列的方式排布。對于該DAC電容陣列，通過改變右側(cè)單位電容的參考電壓，可以有效降低電路功耗。然而如果按照二進制加權(quán)排列的方式排布的電容過多時，會導(dǎo)致整體電容的大小過大，增加電路功耗，甚至會抵消通過改變右側(cè)單位電容的參考電壓所降低的電路功耗。

技術(shù)實現(xiàn)要素：

有鑒于此，本發(fā)明實施例提供一種DAC電容陣列及模數(shù)轉(zhuǎn)換器、降低模數(shù)轉(zhuǎn)換器功耗的方法，以減小SAR型模數(shù)轉(zhuǎn)換器中整體電容的大小，從而達到減小模數(shù)轉(zhuǎn)化器的體積，降低功耗的目的。

第一方面，本發(fā)明實施例提供一種DAC電容陣列，用于SAR型的模數(shù)轉(zhuǎn)化器中，所述DAC電容陣列包括多個并聯(lián)的子電容陣列，所述每個子電容陣列包括：

電容組：包括N個并聯(lián)的電容，所述N為正整數(shù)；

主路開關(guān)及多個多路選擇開關(guān)；

所述電容組中各電容的一端共同連接于比較器的輸入端，并通過所述主路開關(guān)連接一個輸入源；

所述電容組中各電容的另一端通過相應(yīng)的多路選擇開關(guān)連接于多個輸入源。

進一步的，所述DAC電容陣列還包括一個對稱電容陣列，所述對稱電容陣列中各電容的一端共同連接于所述比較器的另一輸入端。

進一步的，所述電容組包括高位子電容組、低位子電容組和一個補位電容，其中所述補位電容為單位電容，所述高位子電容組的電容個數(shù)為P，所述低位子電容組的電容個數(shù)為M，所述P和M為小于所述N的正整數(shù)，具體滿足如下關(guān)系：

N＝M+P+1。

進一步的，所述輸入源包括模擬輸入信號和多個參考電壓，所述參考電壓的電壓值范圍為0～V_R，其中，所述高位子電容組所連接的參考電壓包括0，和V_R，所述低位子電容組所連接的參考電壓包括所述V_R的值可調(diào)。

第二方面，本發(fā)明實施例提供一種SAR型模數(shù)轉(zhuǎn)換器，所述模數(shù)轉(zhuǎn)換器包括比較器，連接于比較器輸出端的寄存器，以及連接于所述比較器的輸入端的DAC電容陣列，其中，所述DAC電容陣列包括：

多個并聯(lián)的子電容陣列，所述每個子電容陣列包括：

電容組：包括多個并聯(lián)的電容；

主路開關(guān)及多個多路選擇開關(guān)；

所述電容組中各電容的一端共同連接于比較器的輸入端，并通過所述主路開關(guān)連接一個輸入源；

所述電容組中各電容的另一端通過相應(yīng)的多路選擇開關(guān)連接于多個輸入源。

進一步的，所述SAR型模數(shù)轉(zhuǎn)換器還包括一個對稱電容陣列，所述對稱電容陣列中各電容的一端共同連接于所述比較器的另一輸入端。

進一步的，所述電容組包括高位子電容組、低位子電容組和一個補位電容，其中所述補位電容為單位電容，所述高位子電容組的電容個數(shù)為P，所述低位子電容組的電容個數(shù)為M，所述P和M為小于所述N的正整數(shù)，具體滿足如下關(guān)系：

N＝M+P+1。

進一步的，所述輸入源包括模擬輸入信號和多個參考電壓，所述參考電壓的電壓值范圍為0～V_R，其中，所述高位子電容組所連接的參考電壓包括0，和V_R，所述低位子電容組所連接的參考電壓包括所述V_R的值可調(diào)。

進一步的，按照電容位從高到低排布，所述高位子電容組中各電容的容值依次為H_P，H_P-1，…，H₂，H₁；所述低位子電容組中各電容的容值依次為L_M，L_M-1，…，L₂，L₁；其中：

H_P-1V_R，H₂V_R，…，H₂V_R，H₁V_R，的數(shù)值滿足比值為2的等比關(guān)系。

第三方面，本發(fā)明實施例提供一種降低SAR型模數(shù)轉(zhuǎn)化器功耗的方法，包括：

采樣階段，將所述DAC電容陣列接入比較器輸入端的一端通過主路開關(guān)接入?yún)⒖茧妷翰⑺鯠AC電容陣列的另一端通過相應(yīng)的多路選擇開關(guān)連接于模擬輸入信號，完成采樣；

轉(zhuǎn)換階段，將所述DAC電容陣列的主路開關(guān)斷開，同時將所述多路選擇開關(guān)與模擬輸入信號斷開后連接至參考電壓將所述DAC電容陣列連接至比較器輸入端的端電壓與所述比較器另一輸入端的電壓進行比較，根據(jù)比較結(jié)果確定最高位的值，根據(jù)所述最高位的值選擇對應(yīng)的子電容陣列，并在選定的子電容陣列中獲取次高位以及最低位的值。

進一步的，所述根據(jù)所述最高位的值選擇對應(yīng)的子電容陣列包括：

在選定子電容陣列后，將非選定的子電容陣列接入?yún)⒖茧妷?或者參考電壓V_R。

進一步的，其特征在于，所述在選定的子電容陣列中獲取次高位以及最低位的值包括：

根據(jù)所述DAC電容陣列連接至比較器輸入端的端電壓與所述比較器另一輸入端的電壓的比較結(jié)果調(diào)整所述選定的子電容陣列中各電容的參考電壓為或其中M為所述選定的子電容陣列中低位子電容組的電容個數(shù)。

通過本發(fā)明實施例提供的DAC電容陣列及模數(shù)轉(zhuǎn)換器、降低模數(shù)轉(zhuǎn)換器功耗的方法，通過調(diào)整DAC電容陣列各電容連接的參考電壓，對DAC電容陣列進行優(yōu)化，降低DAC電容陣列的整體電容大小，從而減小SAR型模數(shù)轉(zhuǎn)化器的體積，降低功耗，同時在芯片制造中可降低芯片成本。此外通過改變模擬信號與數(shù)字信號之間的轉(zhuǎn)換過程，減小電容兩端的電壓變化范圍，繼而降低整體功耗。

附圖說明

為了更清楚地說明本發(fā)明或現(xiàn)有技術(shù)中的方案，下面將對實施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作一個簡單介紹，顯而易見地，下面描述中的附圖是本發(fā)明的一些實施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他的附圖。

圖1為SAR型模數(shù)轉(zhuǎn)換器的轉(zhuǎn)換原理圖。

圖2為SAR型模數(shù)轉(zhuǎn)換器的逐次逼近過程示意圖。

圖3為現(xiàn)有技術(shù)中的一種DAC電容陣列。

圖4為現(xiàn)有技術(shù)中的另一種DAC電容陣列。

圖5為本發(fā)明實施例提供的DAC電容陣列。

圖6為本發(fā)明實施例提供的用于四位SAR型模數(shù)轉(zhuǎn)換器的DAC電容陣列。

圖7為本發(fā)明實施例提供的轉(zhuǎn)換過程圖。

具體實施方式

為了使本技術(shù)領(lǐng)域的人員更好地理解本發(fā)明方案，下面將結(jié)合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術(shù)方案進行清楚、完整地描述。顯然，所描述的實施例僅僅是本發(fā)明一部分實施例，而不是全部的實施例，附圖中給出了本發(fā)明的較佳實施例。本發(fā)明可以以許多不同的形式來實現(xiàn)，并不限于本文所描述的實施例，相反地，提供這些實施例的目的是使對本發(fā)明的公開內(nèi)容的理解更加透徹全面?；诒景l(fā)明中的實施例，本領(lǐng)域普通技術(shù)人員在沒有作出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護的范圍。

除非另有定義，本文所使用的所有的技術(shù)和科學(xué)術(shù)語與屬于本發(fā)明的技術(shù)領(lǐng)域的技術(shù)人員通常理解的含義相同。本文中在本發(fā)明的說明書中所使用的術(shù)語只是為了描述具體的實施例的目的，不是旨在于限制本發(fā)明。本發(fā)明的說明書和權(quán)利要求書及上述附圖中的術(shù)語“包括”和“具有”以及它們?nèi)魏巫冃?，意圖在于覆蓋不排他的包含。

在本文中提及“實施例”意味著，結(jié)合實施例描述的特定特征、結(jié)構(gòu)或特性可以包含在本發(fā)明的至少一個實施例中。在說明書中的各個位置出現(xiàn)該短語并不一定均是指相同的實施例，也不是與其它實施例互斥的獨立的或備選的實施例。本領(lǐng)域技術(shù)人員顯式地和隱式地理解的是，本文所描述的實施例可以與其它實施例相結(jié)合。

在本發(fā)明實施例中，參考圖5提供的DAC電容陣列，所述DAC電容陣列用于SAR型的模數(shù)轉(zhuǎn)化器中。具體地，本發(fā)明實施例提供的DAC電容陣列，通過對背景技術(shù)中所述兩種已知DAC電容陣列進行結(jié)合和改變，提出一種介于采用二進制加權(quán)排列的方式排列的DAC電容陣列與采用單位電容的DAC電容陣列之間的DAC電容陣列，該DAC電容陣列包括多個并聯(lián)的子電容陣列，從圖5中可以看到，本發(fā)明實施例提供的DAC電容陣列被分成多個相同的子電容陣列部分。可以把這些相同的子電容陣列類似作為背景技術(shù)圖3當中的單位電容，而在每個子電容陣列的內(nèi)部，各電容又是根據(jù)電容大小按照二進制加權(quán)排列的方式排布組成電容陣列。具體地，所述每個子電容陣列包括：

電容組：包括N個并聯(lián)的電容，所述N為正整數(shù)；

主路開關(guān)及多個多路選擇開關(guān)；

所述電容組中各電容的一端共同連接于比較器的輸入端，并通過所述主路開關(guān)連接一個輸入源，便于描述，將各電容共同連接于比較器的輸入端的一端稱為公共端；

所述電容組中各電容的另一端通過相應(yīng)的多路選擇開關(guān)連接于多個輸入源，便于描述，將各電容的另一端稱為自由端，自由端可在多個輸入源之間切換連接。

采用上述電容陣列的SAR型模數(shù)轉(zhuǎn)化器為單端SAR型模數(shù)轉(zhuǎn)換器，其模擬輸入只有一個，且被采樣到所述DAC電容陣列。

在本發(fā)明實施例中，還包括一個對稱電容陣列，所述對稱電容陣列中各電容的一端共同連接于所述比較器的另一輸入端。具體地，包含對稱電容陣列的模數(shù)轉(zhuǎn)換器為差分模數(shù)轉(zhuǎn)化器，相應(yīng)地有兩路輸入V_ip跟V_in，V_ip跟V_in會分別被采樣到兩個對稱的電容陣列上，并分別接入比較器的兩個輸入端，其中輸入V_ip的電容陣列接入比較器正相輸入端，輸入V_in的電容陣列接入比較器反相輸入端。

在本發(fā)明實施例中，所述子電容陣列包含的多個電容中，可將所述電容組劃分為高位子電容組、低位子電容組和一個補位電容，其中所述補位電容為單位電容，所述高位子電容組的電容個數(shù)為P，所述低位子電容組的電容個數(shù)為M，所述P和M為小于所述N的正整數(shù)，具體地，M的取值范圍為0～N，所述N，P，M滿足如下關(guān)系：

N＝M+P+1。

其中三個電容為單位電容，非單位電容根據(jù)電容大小以二進制加權(quán)排列的方式排列。優(yōu)選地，所述子電容陣列中的電容也可以不以二進制加權(quán)排列的方式排列。

在本發(fā)明實施例中，所述輸入源包括模擬輸入信號和多個參考電壓，所述參考電壓的電壓值范圍為0～V_R，其中，所述高位子電容組所連接的參考電壓包括0，和V_R，所述低位子電容組所連接的參考電壓包括所述V_R的值可調(diào)。

進一步的，按照電容位從高到低排布，所述高位子電容組中各電容的容值依次為H_P，H_P-1，…，H₂，H₁；所述低位子電容組中各電容的容值依次為L_M，L_M-1，…，L₂，L₁；作為本實施例的一種可選方案，按照電容位從高到低排布，H_P-1V_R，H₂V_R，…，H₂V_R，H₁V_R，的數(shù)值滿足比值為2的等比關(guān)系。在本實施例的其它可選實施例中，按照電容位從高到低排布，H_P-1V_R，H₂V_R，…，H₂V_R，H₁V_R，的數(shù)值也可以滿足比值為任意正整數(shù)的等比關(guān)系，也可以不滿足等比關(guān)系。

現(xiàn)以一個具體實例對上述實施例加以說明，參考圖6，以4位的SAR型模數(shù)轉(zhuǎn)換器為例，那么其采用的DAC電容陣列被分成兩個相同子電容陣列部分，分別為子電容陣列I和子電容陣列II，可以把子電容陣列I和子電容陣列II類似作為背景技術(shù)圖3當中的單位電容，在子電容陣列I和子電容陣列II的內(nèi)部，其電容個數(shù)N＝4，相應(yīng)的，低位子電容組的電容個數(shù)M的取值范圍為0～2，高位子電容組的電容個數(shù)P＝N-M-1。

具體的，所述低位子電容組連接的參考電壓的大小將影響到子電容陣列中高位子電容組和低位子電容組的劃分以及子電容陣列中各電容的值，或者說子電容陣列中高位子電容組和低位子電容組的劃分將影響到所述低位子電容組連接的參考電壓的大小及子電容陣列中各電容的值。

比如圖6中所示包含四個電容的子電容陣列，以子電容陣列I為例，如果取所述低位子電容組連接的參考電壓為即M＝1，高位子電容組包括C1和C2，低位子電容組包括C3，根據(jù)H_P-1V_R，H₂V_R，…，H₂V_R，H₁V_R，的數(shù)值滿足比值為2的等比關(guān)系，此時C1將變?yōu)镃，C2將變?yōu)?C，C3和C4將保持C不變。當然，以上數(shù)值也可以不滿足比值為2的等比關(guān)系，或者可以滿足比值為其他數(shù)值的等比關(guān)系?？梢妳⒖茧妷喝≈挡煌?，將影響子電容陣列中各電容的值，基于此原理，可以通過調(diào)整參考電壓來改變DAC電容陣列的電容大小，從而達到減小DAC電容陣列單位電容的目的。

可選的，在子電容陣列I和子電容陣列II中，各電容的電容大小可以按照二進制方式排列，也可以不按二進制方式排列。

在本發(fā)明實施例中，提供一種SAR型模數(shù)轉(zhuǎn)換器，所述SAR型模數(shù)轉(zhuǎn)換器包括上述實施例中所述的DAC電容陣列。

在本發(fā)明實施例中，如圖7所示，提供一種降低SAR型模數(shù)轉(zhuǎn)換器功耗的方法。

可以知道，對于采用DAC電容陣列的SAR型模數(shù)轉(zhuǎn)換器而言，當在DAC電容陣列中開關(guān)一個電容時，存在能量消耗，具體的，該能量消耗由以下公式?jīng)Q定：

E＝CV²

其中，C是電容的大小，V是該電容上電壓變化量的大小。一般在SAR型ADC中，電容大小是由噪聲和匹配來確定。噪聲是指電阻熱噪聲經(jīng)過采樣階段進入電容，疊加在有用信號上；而匹配是指由于制造過程中的精度有限，制造出的電容大小跟設(shè)計大小發(fā)生偏移，從而導(dǎo)致任意兩個電容大小比例制造值跟設(shè)計值不一樣的問題，一定程度上影響ADC的精度；電壓由所述ADC的動態(tài)范圍來確定，具體指ADC的輸入電壓范圍。

在本發(fā)明實施例中，降低SAR型模數(shù)轉(zhuǎn)換器功耗的方法包括：

S1、采樣階段，將所述DAC電容陣列接入比較器輸入端的一端通過主路開關(guān)接入?yún)⒖茧妷翰⑺鯠AC電容陣列的另一端通過相應(yīng)的多路選擇開關(guān)連接于模擬輸入信號，完成采樣；具體的，所述采樣可以是上極板采樣，也可以是下極板采樣，其中上極板采樣是指采樣信號跟比較器的輸入同時接到比較器的一端，下極板采樣是指采樣信號跟比較器輸入分別接到采樣電容的兩端

S2、轉(zhuǎn)換階段，將所述DAC電容陣列的主路開關(guān)斷開，同時將所述多路選擇開關(guān)與模擬輸入信號斷開后連接至參考電壓將所述DAC電容陣列連接至比較器輸入端的端電壓與所述比較器另一輸入端的電壓進行比較，根據(jù)比較結(jié)果確定最高位的值。

S3、確定最高位的值后，根據(jù)所述最高位的值選擇對應(yīng)的子電容陣列，并在選定的子電容陣列中獲取次高位以及最低位的值。

具體地，所述SAR型模數(shù)轉(zhuǎn)換器的高位結(jié)果決定低位的轉(zhuǎn)換在哪個子電容陣列當中進行。現(xiàn)以具體實例加以說明，參考圖6所示用于四位SAR型模數(shù)轉(zhuǎn)換器的DAC電容陣列，該DAC電容陣列包括子電容陣列I和子電容陣列II，具體地，如果最高位是1，低位轉(zhuǎn)換在子電容陣列I中進行；反之，如果最高位是0，低位轉(zhuǎn)換在子電容陣列II中進行。

可選的，如果根據(jù)高兩位的結(jié)果來確定其余各位的數(shù)值，將有四個子電容陣列，具體地，根據(jù)高兩位的結(jié)果來選擇四個子電容陣列中的一個來確定待輸出的數(shù)字信號其余各位的數(shù)值。

可選的，所述根據(jù)所述最高位的值選擇對應(yīng)的子電容陣列包括：

在選定子電容陣列后，將非選定的子電容陣列接入?yún)⒖茧妷?或者參考電壓V_R。

具體地，所述SAR型模數(shù)轉(zhuǎn)換器的高位結(jié)果也會決定各子電容陣列的電容所要連接的參考電壓?，F(xiàn)以具體實例加以說明，參考圖6所示用于四位SAR型模數(shù)轉(zhuǎn)換器的DAC電容陣列，該DAC電容陣列包括子電容陣列I和子電容陣列II，具體地，如果最高位是1，那么子電容陣列II會被連接到參考電壓0，同時低位轉(zhuǎn)換在子電容陣列I中進行；反之，如果最高位是0，子電容陣列I中的電容會被連到參考電壓V_R，同時低位轉(zhuǎn)換在子電容陣列II中進行。

可選的，所述在選定的子電容陣列中獲取次高位以及最低位的值包括：

根據(jù)所述DAC電容陣列連接至比較器輸入端的端電壓與所述比較器另一輸入端的電壓的比較結(jié)果調(diào)整所述選定的子電容陣列中各電容的參考電壓為或其中M為所述選定的子電容陣列中低位子電容組的電容個數(shù)。

可選地，所述DAC電容陣列可以擴展任意多個子電容陣列，采用擴展后新的DAC電容陣列的SAR型模數(shù)轉(zhuǎn)換器的高位取值決定低位的轉(zhuǎn)化在哪個子電容陣列中進行。

現(xiàn)以一具體實例對上述實施例所述的降低SAR型模數(shù)轉(zhuǎn)換器功耗的方法進行詳細說明，請一并參考圖6所示DAC電容陣列，以四位SAR型模數(shù)轉(zhuǎn)換器為例，該四位SAR型模數(shù)轉(zhuǎn)換器采用圖6所示的DAC電容陣列，陣列中，C1和C5是子電容陣列中的最高位，假設(shè)SAR型模式轉(zhuǎn)換器的動態(tài)范圍是從V_R到0。

從圖6中可以看到，DAC電容陣列分成兩個相同的子電容陣列，可以把這兩個相同的子電容陣列看做背景中圖3中的單位電容。

具體地，所述四位SAR型模數(shù)轉(zhuǎn)換器進行模數(shù)轉(zhuǎn)換的處理過程為：

(1)在采樣階段，圖6所示DAC電容陣列的自由端通過多路開關(guān)接入模擬信號V_i；同時，電容的公共端接參考電壓并接到比較器的輸入；輸入電壓V_i被采樣到圖6所示DAC電容陣列中各電容的自由端。

(2)在轉(zhuǎn)換階段，DAC電容陣列中各電容的自由端通過多路開關(guān)連接到參考電壓公共端與參考電壓斷開，只接到比較器的輸入端。

則根據(jù)公共端電荷守恒，可求得公共端的點電壓V_X為：

V_X＝V_R-V_i；

(3)比較V_X跟大小，在本實施例中，C1和C2、C5和C6屬于高位部分，C3和C4、C7和C8屬于低位部分：

如果V_X比大，那么子電容陣列II的自由端會全部連到參考電壓0，即參考地。此時，公共端的點電壓V_X改變?yōu)閂_X'，通過電荷守恒可求得V_X'為：

之后求取次高位的值時，只會改變子電容陣列I中各電容自由端連接的參考電壓；

如果V_X比小，那么子電容陣列I的自由端會全部連到參考電壓V_R。此時，V_X改變?yōu)閂_X'，通過電荷守恒可求得V_X'為：

之后求取次高位的值時，只會改變子電容陣列II中各電容自由端連接的參考電壓。

(5)之后V_X'再跟作比較，根據(jù)結(jié)果改變C1電容自由端連接的參考電壓。如果C1電容連接地電壓，如果C1電容連接參考電壓V_R，對C2重復(fù)以上步驟。

(6)之后，根據(jù)此時各電容公共端的點電壓V_X'跟的大小關(guān)系，改變C3自由端參考電壓，跟C1，C2不同的是，此時C3會連接到參考電壓或者同樣地，對于C4也是如此。

同樣地，以一款12位的SAR型模數(shù)轉(zhuǎn)化器為例，其包含的DAC電容陣列被分為了4個10位的電容陣列，同時對于后每個10bit電容陣列的后面4位電容的參考電壓，改為了原來的1/8。具體地，也就是說DAC電容陣列是由4個相同的子電容陣列組成，SAR型模數(shù)轉(zhuǎn)換器的高兩位結(jié)果決定低10位在這4個單位電容陣列的某一個中進行。計算低10位的子電容陣列不是按照傳統(tǒng)的2⁹C，2⁸C，2⁷C…2C，C，C的方式排布，而是按照2⁶C，2⁵C，2⁴C…C的方式，4C，2C，C，C排布。其中低位部分4C，2C，C，C根據(jù)該位的比較結(jié)果(對應(yīng)該位ADC結(jié)果)連接或者0的參考電壓。其他的電容，根據(jù)該位的比較結(jié)果(對應(yīng)該位ADC結(jié)果)連接或者0的參考電壓。

基于上述實施例提供的方法，可以通過計算，針對不同的工藝參數(shù)，優(yōu)化高精度SAR型模數(shù)轉(zhuǎn)換器中的電容排布，達到降低功耗跟芯片面積的目的。

通過本發(fā)明實施例提供的DAC電容陣列及模數(shù)轉(zhuǎn)換器、降低模數(shù)轉(zhuǎn)換器功耗的方法，通過對DAC電容陣列的優(yōu)化，可以減少電容陣列中的電容數(shù)量，降低DAC電容陣列的整體電容大小，從而減小SAR型模數(shù)轉(zhuǎn)化器的體積，降低功耗，在芯片制造中可降低芯片成本。此外通過改變模擬信號與數(shù)字信號之間的轉(zhuǎn)換過程，減小電容兩端的電壓變化范圍，繼而降低整體功耗。

以上僅為本發(fā)明的實施例，但并不限制本發(fā)明的專利范圍，盡管參照前述實施例對本發(fā)明進行了詳細的說明，對于本領(lǐng)域的技術(shù)人員來而言，其依然可以對前述各具體實施方式所記載的技術(shù)方案進行修改，或者對其中部分技術(shù)特征進行等效替換。凡是利用本發(fā)明說明書及附圖內(nèi)容所做的等效結(jié)構(gòu)，直接或間接運用在其他相關(guān)的技術(shù)領(lǐng)域，均同理在本發(fā)明專利保護范圍之內(nèi)。