本發(fā)明涉及一種頻率合成器(frequency synthesizer)，包括與利用直接數(shù)字合成器(Direct Digital Synthesizer，DDS)產(chǎn)生的基準(zhǔn)頻率信號(hào)進(jìn)行相位比較，而從電壓控制振蕩器輸出頻率信號(hào)的鎖相環(huán)路(Phase Locked Loop，PLL)電路。

背景技術(shù)：

頻率合成器包括利用分頻器對(duì)從電壓控制振蕩器輸出的頻率信號(hào)進(jìn)行分頻，通過(guò)相位比較器獲取經(jīng)分頻的頻率信號(hào)的相位與基準(zhǔn)頻率信號(hào)的相位的相位差，經(jīng)由環(huán)路濾波器將與所述相位差相對(duì)應(yīng)的控制電壓反饋至電壓控制振蕩器的PLL(Phase Locked Loop)電路，利用所述PLL電路輸出穩(wěn)定的頻率信號(hào)。并且，通過(guò)使分頻器的分頻數(shù)或設(shè)置于基準(zhǔn)頻率信號(hào)側(cè)的分頻器的分頻數(shù)發(fā)生各種變化，可以輸出所需頻率的頻率信號(hào)。

作為高速切換從所述頻率合成器輸出的頻率信號(hào)的頻率的方法，有提高基準(zhǔn)頻率信號(hào)的頻率的方法。但是，如果利用高頻的基準(zhǔn)頻率信號(hào)，則對(duì)應(yīng)于分頻器的分頻數(shù)而切換的輸出頻率的步進(jìn)寬度會(huì)增大，從而無(wú)法進(jìn)行微細(xì)的頻率調(diào)整。

因此，作為一方面將高頻的基準(zhǔn)頻率信號(hào)供給至頻率合成器，一方面能夠?qū)崿F(xiàn)微細(xì)的頻率調(diào)整的方法，有使用DDS(Direct Digital Synthesizer)作為基準(zhǔn)頻率信號(hào)的信號(hào)源的方法。DDS是通過(guò)基于對(duì)應(yīng)于時(shí)鐘信號(hào)的輸入時(shí)序而輸出的相位數(shù)據(jù)，從波形表讀取振幅數(shù)據(jù)，而獲得所需的頻率的頻率信號(hào)的裝置。通過(guò)利用由所述DDS產(chǎn)生的信號(hào)作為基準(zhǔn)頻率信號(hào)，可以一方面微細(xì)地變更從頻率合成器輸出的頻率信號(hào)的頻率，一方面實(shí)現(xiàn)高速的切換。

然而，從DDS輸出的頻率信號(hào)中含有雜散成分，所述雜散成分會(huì)成為降低從頻率合成器輸出的頻率信號(hào)的品質(zhì)的因素。雜散成分的產(chǎn)生原因有各種，作為其中之一，有如下情況：因?yàn)槭笵DS運(yùn)行的時(shí)鐘信號(hào)的頻率(時(shí)鐘頻率)而產(chǎn)生的高次諧波成分，會(huì)作為折疊噪聲(混疊(aliasing))出現(xiàn)于DDS的使用頻帶內(nèi)。

在這里，在專(zhuān)利文獻(xiàn)1中記載了如下構(gòu)成：在利用了DDS的頻率合成器中，在產(chǎn)生時(shí)鐘信號(hào)的基準(zhǔn)振蕩器與DDS之間設(shè)置程序分頻器，根據(jù)DDS的輸出頻率Fo預(yù)先計(jì)算雜散的頻率，以將這些雜散的頻率不存在于預(yù)先設(shè)定的頻率范圍內(nèi)的時(shí)鐘信號(hào)供給至DDS的方式，設(shè)定程序分頻器的分頻。

現(xiàn)有技術(shù)文獻(xiàn)

專(zhuān)利文獻(xiàn)

專(zhuān)利文獻(xiàn)1日本專(zhuān)利特開(kāi)平8-256058號(hào)公報(bào)：段落0024、0026、0029、圖1

技術(shù)實(shí)現(xiàn)要素：

發(fā)明所要解決的問(wèn)題

在專(zhuān)利文獻(xiàn)1所述的頻率合成器中，通過(guò)利用程序分頻器使供給至DDS的時(shí)鐘信號(hào)的頻率發(fā)生變化，可以調(diào)節(jié)DDS的輸出中所含的雜散的產(chǎn)生位置。其結(jié)果為，產(chǎn)生充分高于例如設(shè)置于頻率合成器中的環(huán)路濾波器的環(huán)路波段(loop band)的頻率的雜散，并通過(guò)環(huán)路濾波器去除所述雜散。

但是，利用了DDS的頻率合成器的輸出即頻率信號(hào)中所含的多余頻率成分并不限于所述高次諧波雜散成分，例如還有因頻率合成器的構(gòu)成而產(chǎn)生的成分。因此，當(dāng)變更供給至DDS的時(shí)鐘信號(hào)的頻率時(shí)，需要也考慮到對(duì)這些其它因素的影響而采取綜合性的對(duì)策。

本發(fā)明是鑒于如上所述的情況而完成的，其目的在于提供一種能夠高速切換輸出頻率，并且輸出頻率信號(hào)中的多余頻率成分少的頻率合成器。

解決問(wèn)題的手段

本發(fā)明的頻率合成器包括PLL電路，所述PLL電路是利用可變分頻器對(duì)從電壓控制振蕩器輸出的頻率信號(hào)進(jìn)行分頻，通過(guò)相位比較部獲取經(jīng)分頻的頻率信號(hào)的相位與基準(zhǔn)頻率信號(hào)的相位的相位差，將與所述相位差相對(duì)應(yīng)的控制電壓從環(huán)路濾波器供給至所述電壓控制振蕩器，所述頻率合成器的特征在于包括：

DDS，基于時(shí)鐘信號(hào)而運(yùn)行，用于產(chǎn)生具有基準(zhǔn)頻率的基準(zhǔn)頻率信號(hào)，所述基準(zhǔn)頻率是對(duì)應(yīng)于將從所述電壓控制振蕩器輸出的頻率信號(hào)的輸出頻率的設(shè)定值除以所述可變分頻器中所設(shè)定的分頻數(shù)所得的值；

時(shí)鐘信號(hào)供給部，用于將與從預(yù)先準(zhǔn)備的多個(gè)時(shí)鐘頻率中選擇的時(shí)鐘頻率相對(duì)應(yīng)的時(shí)鐘信號(hào)供給至所述DDS；

存儲(chǔ)部，當(dāng)利用從所述多個(gè)時(shí)鐘頻率中選擇的時(shí)鐘頻率的時(shí)鐘信號(hào)使所述DDS運(yùn)行，而從所述DDS產(chǎn)生具有所述基準(zhǔn)頻率的基準(zhǔn)頻率信號(hào)時(shí)，預(yù)先求出所述DDS的使用頻帶中所含的雜散成分的頻率不存在于預(yù)先設(shè)定的頻率范圍內(nèi)，并且所述可變分頻器的分頻數(shù)為最小的基準(zhǔn)頻率，將這些時(shí)鐘頻率、基準(zhǔn)頻率及最小的分頻數(shù)相對(duì)應(yīng)地加以存儲(chǔ)；以及

設(shè)定部，選擇與所述輸出頻率的設(shè)定值相對(duì)應(yīng)的時(shí)鐘頻率、基準(zhǔn)頻率及最小的分頻數(shù)的組合，并設(shè)定于所述時(shí)鐘信號(hào)供給部、DDS及可變分頻器中。

所述頻率合成器也可以具備下述特征。

(a)當(dāng)由所述DDS產(chǎn)生與所述最小的分頻數(shù)相對(duì)應(yīng)的基準(zhǔn)頻率的頻率信號(hào)時(shí)，能夠從所述時(shí)鐘信號(hào)供給部，供給雜散成分的頻率不存在于預(yù)先設(shè)定的頻率范圍內(nèi)的各不相同的時(shí)鐘頻率的時(shí)鐘信號(hào)時(shí)，在所述存儲(chǔ)部中，針對(duì)因這些各不相同的時(shí)鐘頻率而產(chǎn)生的雜散成分的頻率最接近于所述頻率范圍的附近雜散成分，將具有所述頻率范圍的上下限值與所述附近雜散成分的頻率的差的絕對(duì)值為最大的時(shí)鐘頻率的時(shí)鐘信號(hào)、所述基準(zhǔn)頻率與最小的分頻數(shù)相對(duì)應(yīng)地加以存儲(chǔ)。

(b)所述DDS包括進(jìn)行與從所述設(shè)定部獲取的基準(zhǔn)頻率相對(duì)應(yīng)的數(shù)字設(shè)定值的設(shè)定，并基于從外部供給的動(dòng)作時(shí)鐘而運(yùn)行的DDS設(shè)定部，所述時(shí)鐘信號(hào)供給部包括用于對(duì)所述動(dòng)作時(shí)鐘以各不相同的倍頻數(shù)進(jìn)行倍頻而準(zhǔn)備所述多個(gè)時(shí)鐘頻率的時(shí)鐘信號(hào)的倍頻器。

(c)包括：計(jì)算部，在所述存儲(chǔ)部中，針對(duì)經(jīng)預(yù)先劃分的多個(gè)頻率范圍的每一個(gè)，與所述時(shí)鐘頻率及最小的分頻數(shù)相對(duì)應(yīng)地，存儲(chǔ)與各頻率范圍內(nèi)所含的預(yù)先設(shè)定的代表頻率相對(duì)應(yīng)的基準(zhǔn)頻率，計(jì)算所述頻率的設(shè)定值與所述多個(gè)頻率范圍之中的哪一個(gè)頻率范圍內(nèi)的值相對(duì)應(yīng)；以及生成部，基于將經(jīng)所述計(jì)算部特定的頻率范圍內(nèi)的代表頻率與頻率的設(shè)定值的差分值除以可變分頻器中所設(shè)定的分頻數(shù)所得的值、以及與所述代表頻率相對(duì)應(yīng)地存儲(chǔ)的基準(zhǔn)頻率，生成所述頻率的設(shè)定值的基準(zhǔn)頻率。

(d)包括數(shù)字/模擬轉(zhuǎn)換部，將從所述DDS輸出的頻率信號(hào)轉(zhuǎn)換成模擬信號(hào)并加以輸出，并且所述數(shù)字/模擬轉(zhuǎn)換部基于從所述時(shí)鐘信號(hào)供給部供給的時(shí)鐘信號(hào)而運(yùn)行。

發(fā)明的效果

根據(jù)本發(fā)明，對(duì)使DDS運(yùn)行的時(shí)鐘信號(hào)進(jìn)行切換，將由所述DDS產(chǎn)生的基準(zhǔn)頻率信號(hào)用于PLL電路的相位比較，當(dāng)從頻率合成器輸出頻率信號(hào)時(shí)，選擇在基準(zhǔn)頻率信號(hào)的周?chē)淮嬖陔s散成分，并且頻率合成器中所設(shè)置的可變分頻器的分頻數(shù)為最小的時(shí)鐘頻率、基準(zhǔn)頻率的組合。其結(jié)果為，總體上減少?gòu)念l率合成器輸出的頻率信號(hào)中的多余頻率成分，并且以相位噪聲降低的方式而最佳化。

附圖說(shuō)明

圖1是表示本發(fā)明的實(shí)施方式的頻率合成器的整體構(gòu)成的框圖。

圖2是所述頻率合成器中所設(shè)置的PLL電路的框圖。

圖3是所述頻率合成器中所設(shè)置的DDS的框圖。

圖4是因高次諧波而產(chǎn)生的雜散成分的產(chǎn)生圖案的說(shuō)明圖。

圖5是高次諧波的產(chǎn)生位置與雜散頻率的計(jì)算方法的關(guān)系的說(shuō)明圖。

圖6是表示雜散頻率的第1計(jì)算例的表。

圖7是表示雜散頻率的第2計(jì)算例的表。

圖8是表示雜散頻率的第3計(jì)算例的表。

圖9是表示雜散頻率的第4計(jì)算例的表。

圖10是與通道(channel)相對(duì)應(yīng)地設(shè)定于存儲(chǔ)器中的基準(zhǔn)頻率、可變分頻器的分頻數(shù)及時(shí)鐘頻率的設(shè)定例。

圖11是表示確定各設(shè)定項(xiàng)目的順序的說(shuō)明圖。

圖12是第2實(shí)施方式的頻率合成器的框圖。

圖13是所述頻率合成器中所設(shè)置的計(jì)算部的框圖。

圖14是所述頻率合成器中所設(shè)置的DDS設(shè)定數(shù)據(jù)生成部的框圖。

圖15是所述頻率合成器內(nèi)的存儲(chǔ)器中所登錄的數(shù)據(jù)的說(shuō)明圖。

具體實(shí)施方式

參照?qǐng)D1～圖4，對(duì)本發(fā)明的實(shí)施方式的頻率合成器1的整體構(gòu)成進(jìn)行說(shuō)明。

頻率合成器1包括：具備VCO(Voltage Controlled Oscillator：電壓控制振蕩器)32的PLL電路3、以及對(duì)所述PLL電路3供給相位比較用的基準(zhǔn)頻率信號(hào)的DDS2，能夠從VCO32輸出與多個(gè)通道相對(duì)應(yīng)而設(shè)定的頻率f_VCO的頻率信號(hào)。

如圖2所示，PLL電路3包括：VCO32；可變分頻器302，基于預(yù)先設(shè)定的分頻數(shù)對(duì)從VCO32輸出的頻率信號(hào)進(jìn)行分頻；相位比較器(相位比較部)301，對(duì)從DDS2獲取的基準(zhǔn)頻率信號(hào)(基準(zhǔn)頻率f_c)的相位與經(jīng)可變分頻器302分頻的頻率信號(hào)的相位進(jìn)行比較，輸出相位差；以及環(huán)路濾波器31，獲取與從相位比較器301輸出的相位差相對(duì)應(yīng)的控制電壓并反饋至VCO32。

如圖1、圖2所示，本例的相位比較器301及可變分頻器302設(shè)置于共用的鎖相環(huán)集成電路(Phase Locked Loop-Integrated Circuit，PLL-IC)30內(nèi)，可變分頻器302可以通過(guò)來(lái)自外部的設(shè)定信號(hào)，來(lái)變更分頻數(shù)N。

如圖3所示，DDS2包括：相位累加器(phase accumulator)211，將與所輸出的基準(zhǔn)頻率f_c相對(duì)應(yīng)而設(shè)定的數(shù)字設(shè)定值F_DATA，對(duì)應(yīng)于從外部供給的時(shí)鐘信號(hào)f_clk的輸入時(shí)序進(jìn)行累加，而作為基準(zhǔn)頻率信號(hào)f_c的相位數(shù)據(jù)加以輸出；正弦波表212，將正弦波的振幅數(shù)據(jù)與相位數(shù)據(jù)相對(duì)應(yīng)地加以存儲(chǔ)，輸出與從相位累加器211獲取的相位數(shù)據(jù)相對(duì)應(yīng)的振幅數(shù)據(jù)；數(shù)字/模擬轉(zhuǎn)換部(DAC(Digital Analog Convertor))22，將從正弦波表212輸出的數(shù)字信號(hào)轉(zhuǎn)換成模擬信號(hào)；以及低通濾波器(low-pass filter)(以下稱(chēng)為“濾波器”)23，去除基準(zhǔn)頻率信號(hào)f_c中所含的高頻成分。

并且，如圖1、圖3所示，本例的相位累加器211及正弦波表212設(shè)置于共用的DDS信號(hào)處理部21內(nèi)。

例如當(dāng)構(gòu)成相位累加器211的加法器的位號(hào)(bit number)為20位(k＝20)，時(shí)鐘頻率的數(shù)字值為F_clk時(shí)，DDS2的分辨率D可用下述(1)式表示，數(shù)字設(shè)定值F_DATA可由(2)式求出。在這里，F(xiàn)c是基準(zhǔn)頻率的數(shù)字值。

D＝F_clk/(2²⁰)……(1)

F_DATA＝F_c/D

＝F_c/(F_clk/(2²⁰))……(2)

通常，在由DDS2產(chǎn)生的頻率信號(hào)中作為高次諧波成分的折疊噪聲雜散成分而含有。圖4表示因由DDS2產(chǎn)生的基準(zhǔn)頻率信號(hào)(基準(zhǔn)頻率f_c)的高次諧波所引起的雜散成分的產(chǎn)生圖案。當(dāng)利用時(shí)鐘頻率f_clk的時(shí)鐘信號(hào)使DDS2運(yùn)行時(shí)，DDS2的使用頻帶處于0≤f_c≤f_clk/2的范圍。在所述使用頻帶內(nèi)，基準(zhǔn)頻率信號(hào)f_c(基波)的高次諧波(n·f_c，其中，n＝2、3、……)的折疊噪聲(混疊)作為雜散成分而出現(xiàn)。

在圖4中，二倍波(2f_c)的雜散成分產(chǎn)生于以f_clk/2為基準(zhǔn)而折疊的頻率f_clk-2f_c的位置(圖4中，以一點(diǎn)鏈線(xiàn)表示折疊前后的頻率的對(duì)應(yīng)關(guān)系)。并且，三倍波(3f_c)的雜散成分是以f_clk為基準(zhǔn)折疊而產(chǎn)生的頻率2f_clk-3f_c的折疊成分進(jìn)而以f_clk/2為基準(zhǔn)折疊而出現(xiàn)于頻率-f_clk+3f_c的位置(圖4中，以?xún)牲c(diǎn)鏈線(xiàn)表示折疊前后的頻率的對(duì)應(yīng)關(guān)系)。

如上所述，當(dāng)甚至考慮到“m·(f_clk/2)(其中，m＝1、2、……)”的高次折疊位置上的折疊的影響時(shí)，因折疊噪聲的影響而產(chǎn)生的雜散成分中，例如連數(shù)百次的高次諧波也作為雜散成分出現(xiàn)在DDS2的使用頻帶內(nèi)。

而且，在以下述(3)式表示的范圍內(nèi)產(chǎn)生的高次諧波的雜散成分的頻率(雜散頻率f_Sn)可以通過(guò)下述(4)式來(lái)計(jì)算。

{(2m-1)/2}·f_clk＜n·f_c≤m·f_clk……(3)

f_Sn＝m·f_clk-n·f_c……(4)

(其中，m＝1、2、3、……，n＝2、3、……)

再者，在圖5中，利用灰色表示相當(dāng)于(3)式的范圍。

另一方面，在以下述(5)式表示的范圍內(nèi)產(chǎn)生的高次諧波的雜散頻率)可以通過(guò)下述(6)式來(lái)計(jì)算。

m·f_clk＜n·f_c≤{(2m+1)/2}·f_clk·…··(5)

f_Sn＝n·f_c-m·f_clk……(6)

(其中，m＝1、2、3、……，n＝2、3、……)

再者，在圖5中，利用白色表示相當(dāng)于(5)式的范圍。

并且，當(dāng)可變分頻器302的分頻數(shù)為N，經(jīng)PLL電路3分頻后的頻率信號(hào)與基準(zhǔn)頻率信號(hào)的相位相一致(鎖定)時(shí)，基準(zhǔn)頻率f_c與VCO32的輸出頻率f_VCO的關(guān)系利用下述(7)式表示。

f_VCO＝N·f_c……(7)

根據(jù)以上所說(shuō)明的(3)～(7)式的關(guān)系，從頻率合成器1輸出頻率f_VCO的頻率信號(hào)時(shí)，只要知道使PLL電路3運(yùn)行的時(shí)鐘頻率f_clk及可變分頻器302的分頻數(shù)，便可以基于時(shí)鐘頻率與基準(zhǔn)頻率f_c的關(guān)系預(yù)先知道雜散頻率f_Sn。

這些關(guān)系也意味著可以通過(guò)變更時(shí)鐘頻率f_clk，來(lái)改變雜散頻率f_Sn的產(chǎn)生位置。

本實(shí)施方式的頻率合成器1基于所述想法，形成為可以對(duì)供給至DDS2的時(shí)鐘信號(hào)的時(shí)鐘頻率f_clk進(jìn)行切換的構(gòu)成。

關(guān)于所述構(gòu)成，如圖1所示，在DDS2中，包括：對(duì)供給至DDS信號(hào)處理部21(相位累加器211)的時(shí)鐘信號(hào)進(jìn)行切換的第1切換開(kāi)關(guān)25、進(jìn)行所述第1切換開(kāi)關(guān)25的切換設(shè)定的DDS控制部24、以及配合供給至DDS信號(hào)處理部21的時(shí)鐘信號(hào)的切換，對(duì)供給至DAC22的時(shí)鐘信號(hào)進(jìn)行切換的第2切換開(kāi)關(guān)26。

在本例的DDS2中，DDS信號(hào)處理部21側(cè)的第1切換開(kāi)關(guān)25及DDS控制部24設(shè)置于與DDS信號(hào)處理部21共用的直接數(shù)字合成器集成電路(Direct Digital Synthesizer-Integrated Circuit，DDS-IC)20中。并且，DDS控制部24除了DDS信號(hào)處理部21及DAC22的第1切換開(kāi)關(guān)25、26的切換以外，還具備對(duì)DDS信號(hào)處理部21內(nèi)的相位累加器211輸出與基準(zhǔn)頻率信號(hào)f_c相對(duì)應(yīng)的數(shù)字設(shè)定值F_DATA的功能、及對(duì)DAC22輸出用于使其執(zhí)行復(fù)位動(dòng)作的復(fù)位信號(hào)的功能。

如圖1所示，對(duì)DDS2供給了時(shí)鐘頻率f_clk0的時(shí)鐘信號(hào)作為動(dòng)作時(shí)鐘。并且，將利用倍頻數(shù)各不相同的倍頻器(第1倍頻器41、第2倍頻器42)對(duì)所述時(shí)鐘信號(hào)進(jìn)行倍頻而獲得的輸出經(jīng)第1、第2切換開(kāi)關(guān)25、26加以切換，而供給至DDS信號(hào)處理部21(相位累加器211)及DAC22。

在本實(shí)施方式中，例如DDS控制部24用的動(dòng)作時(shí)鐘的時(shí)鐘頻率為f_clk0＝40MHz，利用第1倍頻器41、第2倍頻器42將所述時(shí)鐘信號(hào)分別乘以五倍、六倍，對(duì)時(shí)鐘頻率f_clk1＝200MHz、f_clk2＝240MHz的時(shí)鐘信號(hào)進(jìn)行切換而供給至DDS2。

供給時(shí)鐘頻率f_clk0的時(shí)鐘信號(hào)的頻率源或第1、第2倍頻器41、42、第1切換開(kāi)關(guān)25相當(dāng)于本實(shí)施方式的時(shí)鐘信號(hào)供給部。

只要利用能夠切換多個(gè)時(shí)鐘信號(hào)的所述DDS2，便可以基于所述(3)～(7)式的關(guān)系，使可變分頻器302的分頻數(shù)N與時(shí)鐘頻率f_clk適當(dāng)變化，而確定因高次諧波而產(chǎn)生的雜散頻率f_Sn不存在于規(guī)定的頻率范圍內(nèi)的基準(zhǔn)頻率f_c。并且，當(dāng)與具有所述基準(zhǔn)頻率f_c的基準(zhǔn)頻率信號(hào)進(jìn)行相位比較而使PLL電路3運(yùn)行時(shí)，可以從頻率合成器1輸出雜散成分的影響少的頻率信號(hào)。

另一方面，發(fā)明人掌握了如下情況：在可變分頻器302的分頻數(shù)N根據(jù)基準(zhǔn)頻率f_c的設(shè)定而發(fā)生變化，并且使DDS2運(yùn)行的時(shí)鐘頻率f_clk也發(fā)生變化的頻率合成器1中，也無(wú)法忽視這些分頻數(shù)或時(shí)鐘頻率對(duì)從頻率合成器1輸出的頻率信號(hào)所造成的影響。

例如由頻率合成器1產(chǎn)生的相位噪聲級(jí)(noise level)Noise[dBc/Hz]利用下述(8)式表示。

Noise＝Noise(PLL)+10·log(f_c)

+20·log(N)……(8)

在這里，Noise(PLL)是在PLL-IC30內(nèi)所產(chǎn)生的相位噪聲。

根據(jù)所述(7)式，對(duì)頻率合成器1設(shè)定的可變分頻器302的分頻數(shù)N與基準(zhǔn)頻率f_c處于反比的關(guān)系，隨著增大分頻數(shù)(或基準(zhǔn)頻率)，基準(zhǔn)頻率(或分頻數(shù))變小。另一方面，根據(jù)(8)式，分頻數(shù)的變更的影響以log(N)的20倍而開(kāi)始起作用，因此選擇盡可能小的分頻數(shù)抑制因基準(zhǔn)頻率f_c的增大而產(chǎn)生的相位噪聲的影響的效果更大。

本實(shí)施方式的頻率合成器1是基于所述想法，與表示規(guī)定的輸出頻率f_VCO的通道相對(duì)應(yīng)地，將雜散成分不存在于預(yù)先設(shè)定的范圍內(nèi)并且分頻數(shù)為最小的時(shí)鐘頻率f_clk、基準(zhǔn)頻率f_c、分頻數(shù)N的組合預(yù)先存儲(chǔ)于存儲(chǔ)器(存儲(chǔ)部)12內(nèi)。然后，形成為如下構(gòu)成：通過(guò)頻率合成器1中所設(shè)置的控制部11接受通道設(shè)定信號(hào)的輸入，選擇與所述通道相對(duì)應(yīng)的時(shí)鐘頻率f_clk、基準(zhǔn)頻率f_c、分頻數(shù)N的組合，進(jìn)行第1切換開(kāi)關(guān)25的切換、對(duì)于DDS信號(hào)處理部21的數(shù)字設(shè)定值F_DATA的設(shè)定、及對(duì)于可變分頻器302的分頻數(shù)的設(shè)定。

在所述觀點(diǎn)中，控制部11及DDS控制部24構(gòu)成本實(shí)施方式的設(shè)定部。

以下，舉出簡(jiǎn)單的示例，對(duì)時(shí)鐘頻率f_clk、基準(zhǔn)頻率f_c、分頻數(shù)N的設(shè)定例進(jìn)行說(shuō)明。再者，以下的計(jì)算例是表示在理解本發(fā)明的內(nèi)容的基礎(chǔ)上為了方便而設(shè)置的設(shè)定值的示例，并不表示實(shí)際的設(shè)定值。

在圖6～圖9的各表中，表示了當(dāng)從VCO32輸出輸出頻率f_VCO＝920MHz、960MHz、1000MHz、1040MHz的頻率信號(hào)時(shí)，使時(shí)鐘頻率f_clk變?yōu)?00(＝f_clk1)MHz、240(＝f_clk2)MHz，并且使可變分頻器302的分頻數(shù)N變?yōu)?0、23、26、29時(shí)的二倍波～六倍波的高次諧波成分的頻率(上段側(cè)的單元格(cell))及各高次諧波的雜散成分的頻率(下段側(cè)的單元格)。

在這里，在圖6～圖9中，對(duì)顯示以(3)式表示的范圍(圖5的以灰色表示的范圍)內(nèi)所產(chǎn)生的高次諧波成分的頻率的單元格用灰色全面涂抹而表示。并且，將預(yù)先設(shè)定的頻率范圍設(shè)為48±10MHz，對(duì)于所述頻率范圍內(nèi)所含的雜散頻率則對(duì)表中的數(shù)字標(biāo)注下劃線(xiàn)。

在圖6所示的示例(f_VCO＝920MHz)中，在時(shí)鐘頻率f_clk1＝200MHz的情況下，在分頻數(shù)N＝20、26時(shí)雜散頻率不存在于48±10MHz的頻率范圍內(nèi)。并且，在時(shí)鐘頻率f_clk2＝240MHz的情況下，在分頻數(shù)N＝26時(shí)雜散頻率不存在于所述頻率范圍內(nèi)。因此，對(duì)根據(jù)這些時(shí)鐘頻率f_clk1、f_clk2而選擇的分頻數(shù)進(jìn)行比較后，選擇分頻數(shù)為最小(N＝20)的時(shí)鐘頻率f_clk1。然后，基于分頻數(shù)N＝20及f_VCO＝920MHz算出基準(zhǔn)頻率f_c＝46.000MHz。

其結(jié)果為，作為與f_VCO＝920MHz相對(duì)應(yīng)的設(shè)定值，將“時(shí)鐘頻率f_clk1＝200MHz、基準(zhǔn)頻率f_c＝46.000MHz、分頻數(shù)N＝20”的值登錄于存儲(chǔ)器12中(參照?qǐng)D10的通道CH10)。

另一方面，在圖7(f_VCO＝960MHz)、圖9(f_VCO＝1040MHz)的示例中，雜散頻率不存在于所述頻率范圍內(nèi)，并且分頻數(shù)N為最小的組合存在于時(shí)鐘頻率f_clk2＝240MHz側(cè)(在圖7中N＝23，在圖9中N＝20)。

其結(jié)果為，如圖10的通道CH11所示，作為與f_VCO＝960MHz相對(duì)應(yīng)的設(shè)定值，登錄“時(shí)鐘頻率f_clk2＝240MHz、基準(zhǔn)頻率f_c＝41.739MHz、分頻數(shù)N＝23”，并且如通道CH13所示，作為與f_VCO＝1040MHz相對(duì)應(yīng)的設(shè)定值，登錄“時(shí)鐘頻率f_clk2＝240MHz、基準(zhǔn)頻率fc＝52.000MHz、分頻數(shù)N＝20”。

其次，在圖8(f_VCO＝1000MHz)的示例中，在時(shí)鐘頻率f_clk1＝200MHz、f_clk2＝240MHz時(shí)，雜散頻率不存在于所述頻率范圍內(nèi)并且分頻數(shù)N為最小的組合中的分頻數(shù)均相等(N＝23)。因此，此時(shí)，對(duì)最接近于所述頻率范圍的雜散頻率(附近雜散的頻率)進(jìn)行比較，采用與所述頻率范圍的上限值或下限值的距離(頻率差的絕對(duì)值)更大的時(shí)鐘頻率。

根據(jù)圖8，在時(shí)鐘頻率f_clk1＝200MHz的情況下六次雜散f_S6＝60.870MHz最接近于所述頻率范圍的上限值(58MHz)。另一方面，在時(shí)鐘頻率f_clk2＝240MHz的情況下，四次雜散f_S4＝66.087接近于所述頻率范圍的上限值(58MHz)。這些雜散成分與所述頻率范圍的上限值或下限值(本例的情況為上限值)的距離Δf(頻率差的絕對(duì)值)更大的是時(shí)鐘頻率f_clk2＝240MHz(在時(shí)鐘頻率f_clk1的情況下，Δf＝12.870MHz，在時(shí)鐘頻率f_clk2的情況下，Δf＝18.087MHz)。

其結(jié)果為，如圖10的通道CH12所示，作為與f_VCO＝1000MHz相對(duì)應(yīng)的設(shè)定值，登錄“時(shí)鐘頻率f_clk2＝240MHz、基準(zhǔn)頻率fc＝43.478MHz、分頻數(shù)N＝23”。

在圖11中，匯總了以上所說(shuō)明的存儲(chǔ)器12中所登錄的設(shè)定項(xiàng)目(時(shí)鐘頻率f_clk、基準(zhǔn)頻率fc、分頻數(shù)N)的計(jì)算順序。

首先，根據(jù)來(lái)自頻率合成器1的輸出頻率f_VCO，改變時(shí)鐘頻率f_clk及可變分頻器302的分頻數(shù)N而算出從DDS2產(chǎn)生基準(zhǔn)頻率信號(hào)時(shí)的雜散頻率(工序P1)。

其次，選擇雜散頻率不存在于預(yù)先設(shè)定的頻率范圍內(nèi)，并且分頻數(shù)為最小的時(shí)鐘頻率f_clk與分頻數(shù)N的組合(工序P2)。然后，在分頻數(shù)N為最小的組合有多個(gè)時(shí)，選擇最接近于所述頻率范圍的附近雜散的雜散頻率更遠(yuǎn)離所述頻率范圍的上限值或下限值者的時(shí)鐘頻率(工序P3)。

然后，利用所選擇的分頻數(shù)N算出基準(zhǔn)頻率f_c，將這些時(shí)鐘頻率f_clk、基準(zhǔn)頻率f_c及分頻數(shù)N的組合與輸出頻率f_VCO相對(duì)應(yīng)地加以通道登錄(工序P4)。

如圖10所示，在存儲(chǔ)器12中，這些設(shè)定項(xiàng)目的組合例如存儲(chǔ)于100個(gè)通道。

對(duì)具備以上所說(shuō)明的構(gòu)成的頻率合成器1的作用進(jìn)行說(shuō)明。

如圖1所示，頻率合成器1的控制部11從外部接受登錄于存儲(chǔ)器12中的通道的選擇，從存儲(chǔ)器12讀取與所選擇的通道相對(duì)應(yīng)的設(shè)定項(xiàng)目的組合。其次，控制部11基于所讀取的設(shè)定項(xiàng)目，對(duì)PLL-IC30進(jìn)行可變分頻器302的分頻數(shù)的設(shè)定，并且，對(duì)DDS2的DDS控制部24，輸出與所選擇的時(shí)鐘頻率f_clk及基準(zhǔn)頻率f_c相對(duì)應(yīng)的信息。

DDS控制部24基于所選擇的時(shí)鐘頻率f_clk，執(zhí)行第1切換開(kāi)關(guān)25及第2切換開(kāi)關(guān)26的切換。并且，DDS控制部24算出與基準(zhǔn)頻率f_c相對(duì)應(yīng)的數(shù)字設(shè)定值F_DATA而輸出至DDS信號(hào)處理部21的相位累加器211，并且進(jìn)行DAC22的復(fù)位。

其結(jié)果為，DDS2根據(jù)所選擇的時(shí)鐘頻率f_clk而運(yùn)行，將基準(zhǔn)頻率f_c的基準(zhǔn)頻率信號(hào)輸出至PLL電路3。在PLL電路3的相位比較器301中，進(jìn)行基準(zhǔn)頻率信號(hào)與經(jīng)可變分頻器302分頻的VCO32的輸出信號(hào)的相位比較，根據(jù)相位差的大小，對(duì)反饋至VCO32的控制電壓進(jìn)行增減。

然后，當(dāng)所述相位差大致變?yōu)榱銜r(shí)，PLL電路3鎖定，將輸出頻率f_VCO穩(wěn)定并且多余頻率成分少的頻率信號(hào)從VCO32輸出。

在具備本實(shí)施方式的DDS2的頻率合成器1中，即使在每隔例如30微秒～40微秒切換通道的情況下，也能夠以20微秒～30微秒左右的響應(yīng)時(shí)間輸出輸出頻率穩(wěn)定的頻率信號(hào)。

根據(jù)本實(shí)施方式的頻率合成器1，具有以下的效果。對(duì)使DDS2運(yùn)行的時(shí)鐘信號(hào)進(jìn)行切換，將由所述DDS2產(chǎn)生的基準(zhǔn)頻率信號(hào)用于PLL電路3的相位比較，當(dāng)從頻率合成器1輸出頻率信號(hào)時(shí)，選擇雜散成分不存在于基準(zhǔn)頻率信號(hào)的周?chē)⑶翌l率合成器1中所設(shè)置的可變分頻器302的分頻數(shù)為最小的時(shí)鐘頻率、基準(zhǔn)頻率的組合。其結(jié)果為，總體上降低從頻率合成器1輸出的頻率信號(hào)中的多余頻率成分，并且以相位噪聲降到最低的方式而最佳化。

其次，一邊參照?qǐng)D12～圖15，一邊對(duì)第2實(shí)施方式的頻率合成器1a進(jìn)行說(shuō)明。再者，在圖12～圖14中，對(duì)與圖1～圖3所示的頻率合成器1共同的構(gòu)成要素，標(biāo)注與這些圖中所標(biāo)注的符號(hào)共同的符號(hào)。

第2實(shí)施方式的頻率合成器1a形成為如下構(gòu)成：能夠以比與圖10所示的各通道相對(duì)應(yīng)地設(shè)定的輸出頻率的間隔(例如數(shù)十MHz間隔)更細(xì)的頻率間隔(例如1kHz間隔)接受VCO32的輸出頻率f_VCO的設(shè)定。

在這里，如利用圖10所說(shuō)明那樣，各通道的VCO32的輸出頻率的設(shè)定值、與所述設(shè)定值相對(duì)應(yīng)地選擇的時(shí)鐘頻率f_clk、DDS2的基準(zhǔn)頻率fc及PLL電路3的分頻數(shù)N已預(yù)先登錄于存儲(chǔ)器12內(nèi)。但是，如果針對(duì)以例如1kHz間隔選擇的所有輸出頻率登錄這些數(shù)據(jù)，則所需要的存儲(chǔ)器12的容量會(huì)變得龐大。

如利用圖5～圖9所說(shuō)明那樣，存儲(chǔ)器12中所登錄的各數(shù)據(jù)是基于從DDS2輸出的基準(zhǔn)頻率f_c(將VCO32的輸出頻率f_VCO除以分頻數(shù)N所得的頻率)、與由所述基準(zhǔn)頻率f_c及時(shí)鐘頻率f_clk確定的雜散頻率f_Sn的距離Δf來(lái)確定。另一方面，根據(jù)(4)式或(6)式所示的雜散頻率f_sn的算式，在電平大的相對(duì)低次的雜散中，即便使基準(zhǔn)頻率f_c發(fā)生數(shù)kHz左右的變化，雜散頻率f_Sn也不會(huì)大幅變化。

于是，可知當(dāng)使VCO32的輸出頻率f_VCO以1kHz間隔逐漸變化時(shí)，所選擇的時(shí)鐘頻率f_clk1、f_clk2及分頻數(shù)N的值并不會(huì)根據(jù)輸出頻率f_VCO的變化而瞬息萬(wàn)變地變化。實(shí)際上，已預(yù)先確認(rèn)到，通過(guò)利用圖5～圖9而說(shuō)明的所述方法所選擇的時(shí)鐘頻率f_clk1、f_clk2及分頻數(shù)N是以數(shù)十kHz～數(shù)百kHz左右的更大的間隔而變化。

根據(jù)所述事實(shí)，即使在以1kHz間隔設(shè)定VCO32的輸出頻率f_VCO的情況下，存儲(chǔ)器12中所登錄的時(shí)鐘頻率f_clk1、f_clk2及分頻數(shù)N也可以以比此更大的頻率間隔而設(shè)定。另一方面，關(guān)于基準(zhǔn)頻率f_c，則要求對(duì)應(yīng)于輸出頻率f_VCO的設(shè)定間隔，以高分辨率而設(shè)定。

基于以上所說(shuō)明的想法，在本例的頻率合成器1a的存儲(chǔ)器12內(nèi)，以100kHz間隔登錄了時(shí)鐘頻率f_clk1、f_clk2及分頻數(shù)N的設(shè)定數(shù)據(jù)(圖15(a))。另一方面，利用以1kHz間隔而輸入的VCO32的輸出頻率f_VCO的設(shè)定值(指定頻率)，進(jìn)行這些設(shè)定值的選擇、以及用于對(duì)應(yīng)于所述指定頻率而從DDS2輸出基準(zhǔn)頻率f_c的頻率信號(hào)的數(shù)字設(shè)定值F_DATA的生成。

再者，在以下的說(shuō)明中，時(shí)鐘頻率能夠從f_clk1＝200MHz、f_clk2＝240MHz中選擇，分頻數(shù)能夠從N＝16、20、32、40中選擇。

為了進(jìn)行所述各設(shè)定值的選擇及數(shù)字設(shè)定值F_DATA的生成，頻率合成器1a包括：計(jì)算部13，利用所述指定頻率，進(jìn)行與所述各設(shè)定值相對(duì)應(yīng)的存儲(chǔ)器12的地址(address)的計(jì)算、以及生成數(shù)字設(shè)定值F_DATA時(shí)所使用的分?jǐn)?shù)頻率編號(hào)的計(jì)算；以及DDS設(shè)定數(shù)據(jù)生成部14，進(jìn)行數(shù)字設(shè)定值F_DATA的生成。

首先，一邊參照?qǐng)D15(a)，一邊預(yù)先對(duì)登錄于存儲(chǔ)器12中的各種設(shè)定數(shù)據(jù)的內(nèi)容進(jìn)行說(shuō)明。例如當(dāng)能夠以1kHz(0.001MHz)間隔指定1MHz～數(shù)百M(fèi)Hz的輸出頻率f_VCO時(shí)，在存儲(chǔ)器12中，除了對(duì)應(yīng)于以100kHz間隔設(shè)定的VCO32的輸出頻率范圍，利用所述方法(參照?qǐng)D5～圖9)而選擇的時(shí)鐘頻率f_clk、分頻數(shù)N以外，還登錄了與用于生成數(shù)字設(shè)定值F_DATA的DDS輸出粗略頻率設(shè)定值F_DATA’相對(duì)應(yīng)的值。

例如當(dāng)輸出頻率范圍為199.900～199.999MHz時(shí)，基于(7)式，將所述范圍的最小值f_VCO(min)＝199.900MHz(代表頻率)除以分頻數(shù)N而求出基準(zhǔn)頻率f_c。然后，利用所述基準(zhǔn)頻率f_c的數(shù)字值F_C及所選擇的時(shí)鐘頻率f_clk的數(shù)字值F_clk，基于(2)式而算出DDS輸出粗略頻率設(shè)定值F_DATA’，將與所述值相對(duì)應(yīng)的數(shù)據(jù)登錄于存儲(chǔ)器12中(在圖15(a)中記載為“F_DATA(199.900)”)。

在存儲(chǔ)器12內(nèi)，所述時(shí)鐘頻率f_clk、DDS輸出粗略頻率設(shè)定值F_DATA’、分頻數(shù)N是與存儲(chǔ)器地址(memory address)相關(guān)聯(lián)而登錄，所述存儲(chǔ)器地址是與切取了各輸出頻率范圍的前四位所得的值相對(duì)應(yīng)而設(shè)定。即，針對(duì)所述199.900～199.999MHz的輸出頻率范圍內(nèi)的輸出頻率范圍f_VCO，基于與后述指定頻率數(shù)據(jù)的對(duì)應(yīng)關(guān)系，設(shè)定有存儲(chǔ)器地址“1989”。

再者，如圖15(b)所示，實(shí)際登錄于存儲(chǔ)器12內(nèi)的各種設(shè)定數(shù)據(jù)是對(duì)應(yīng)于在計(jì)算部13或DDS設(shè)定數(shù)據(jù)生成部14中執(zhí)行的運(yùn)算的內(nèi)容而設(shè)定、加工的二進(jìn)制數(shù)據(jù)(binary data)，關(guān)于具體的數(shù)據(jù)構(gòu)成，將在后段中說(shuō)明。

圖13中表示了構(gòu)成例的計(jì)算部13基于輸入至頻率合成器1a的輸出頻率f_VCO的設(shè)定值(指定頻率)，計(jì)算針對(duì)包含所述輸出頻率的頻率范圍而設(shè)定的存儲(chǔ)器地址，以及計(jì)算用于與登錄于存儲(chǔ)器12中的DDS輸出粗略頻率設(shè)定值F_DATA’組合而生成DDS2的數(shù)字設(shè)定值F_DATA的分?jǐn)?shù)頻率編號(hào)。

對(duì)頻率合成器1a，輸入指定頻率數(shù)據(jù)(二進(jìn)制數(shù)據(jù))。指定頻率數(shù)據(jù)是與輸出頻率f_VCO的設(shè)定值(指定頻率)相對(duì)應(yīng)地預(yù)先設(shè)定的通道編號(hào)。例如，相對(duì)于圖15(a)所示的“1.000～1.099MHz”的輸出頻率范圍，以1kHz間隔對(duì)應(yīng)有“0～99”的指定頻率數(shù)據(jù)，相對(duì)于“1.100～1.199MHz”的輸出頻率范圍，對(duì)應(yīng)有“100～199”的指定頻率數(shù)據(jù)。因此，可知相對(duì)于“199.900～199.999MHz”的輸出頻率范圍，對(duì)應(yīng)有“198900～198999”的指定頻率數(shù)據(jù)，相對(duì)于“200.000～200.099MHz”的輸出頻率范圍，對(duì)應(yīng)有“199000～199099”的指定頻率數(shù)據(jù)。

輸入至頻率合成器1a的指定頻率數(shù)據(jù)通過(guò)加法部131而在所述數(shù)據(jù)上加上“1”，然后通過(guò)乘法部132而乘以與“2²²/100”相對(duì)應(yīng)的值即“41943”。對(duì)這樣而獲得的數(shù)據(jù)，利用舍去運(yùn)算部133進(jìn)行舍去后22位的運(yùn)算，其結(jié)果成為存儲(chǔ)器地址。

所述運(yùn)算是計(jì)算指定頻率數(shù)據(jù)是否為相當(dāng)于100的幾倍(自然數(shù))的值。例如，當(dāng)指定頻率數(shù)據(jù)為“199001(相當(dāng)于指定頻率200.001MHz)”時(shí)，如果進(jìn)行所述運(yùn)算，則輸出與存儲(chǔ)器地址“1990”相對(duì)應(yīng)的二進(jìn)制數(shù)據(jù)“11111000110”。另一方面，當(dāng)指定頻率數(shù)據(jù)為“198999(相當(dāng)于指定頻率199.999MHz)”時(shí)如果進(jìn)行同樣的運(yùn)算，則輸出與存儲(chǔ)器地址“1989”相對(duì)應(yīng)的二進(jìn)制數(shù)據(jù)“11111000101”。

然后，在計(jì)算部13中，利用乘法部134對(duì)來(lái)自舍去運(yùn)算部133的輸出乘以“100”，然后利用加法部135得出與指定頻率的差分值。接著，利用切取運(yùn)算部136，切取所述差分值的后七位而獲得分?jǐn)?shù)頻率編號(hào)。

所述運(yùn)算是獲取通過(guò)舍去運(yùn)算部133中的運(yùn)算而舍去的后兩位的數(shù)值，所述舍去運(yùn)算部133對(duì)指定頻率數(shù)據(jù)以相當(dāng)于100kHz的間隔進(jìn)行計(jì)數(shù)。例如，指定頻率數(shù)據(jù)為“199001(指定頻率200.001MHz)”時(shí)所獲取的分?jǐn)?shù)頻率編號(hào)的數(shù)據(jù)是與“199001”的后兩位的數(shù)值“01”相對(duì)應(yīng)的“0000001”。另一方面，指定頻率數(shù)據(jù)為“198999(指定頻率199.999MHz)”時(shí)所獲取的數(shù)據(jù)是與“198999”的后兩位的數(shù)值“99”相對(duì)應(yīng)的“1100011”。

如圖15(b)所示，在存儲(chǔ)器12中，與從計(jì)算部13輸出的存儲(chǔ)器地址相對(duì)應(yīng)地，登錄了用于設(shè)定時(shí)鐘頻率f_clk的“時(shí)鐘頻率設(shè)定數(shù)據(jù)”、所述“DDS輸出粗略頻率設(shè)定數(shù)據(jù)”及用于設(shè)定分頻數(shù)N的“分頻數(shù)設(shè)定數(shù)據(jù)”。

時(shí)鐘頻率設(shè)定數(shù)據(jù)是對(duì)應(yīng)于各時(shí)鐘頻率f_clk1＝200MHz、f_clk2＝240MHz而分配“0/1”的值。DDS輸出粗略頻率設(shè)定值F_DATA’是圖15(a)中所說(shuō)明的二進(jìn)制數(shù)據(jù)，對(duì)應(yīng)于在后述DDS設(shè)定數(shù)據(jù)生成部14內(nèi)進(jìn)行的運(yùn)算，登錄了“F_DATA’”的數(shù)據(jù)。并且，作為分頻數(shù)設(shè)定數(shù)據(jù)，在本例中對(duì)應(yīng)于可選擇的分頻數(shù)“N＝16、20、32、40”而分配了“00/01/10/11”的值。

例如，當(dāng)指定頻率為“199.999MHz(指定頻率數(shù)據(jù)198999)”時(shí)，與從計(jì)算部13輸出的存儲(chǔ)器地址“1989”相對(duì)應(yīng)的各設(shè)定數(shù)據(jù)是與圖15(a)所示的輸出頻率范圍“199.900～199.999MHz”相對(duì)應(yīng)的值。即，是選擇時(shí)鐘頻率f_clk＝200MHz(＝f_clk1)、分頻數(shù)N＝20的設(shè)定數(shù)據(jù)，以及利用所述時(shí)鐘頻率、分頻數(shù)基于(7)式及(2)式而算出的代表頻率f_VCO(min)＝199.900MHz時(shí)的DDS2的數(shù)字設(shè)定值(F_DATA(199.900))。

當(dāng)基于指定頻率從計(jì)算部13輸出存儲(chǔ)器地址時(shí)，通過(guò)控制部11而讀取這些設(shè)定數(shù)據(jù)。

并且，當(dāng)指定頻率為“200.001MHz(指定頻率數(shù)據(jù)199001)”時(shí)，讀取基于同樣的想法而登錄的輸出頻率范圍“200.000～200.099MHz”所對(duì)應(yīng)的各設(shè)定數(shù)據(jù)。

其次，對(duì)圖14中表示構(gòu)成例的DDS設(shè)定數(shù)據(jù)生成部14中所進(jìn)行的運(yùn)算的概要進(jìn)行說(shuō)明。當(dāng)從外部輸入了指定頻率數(shù)據(jù)(與應(yīng)從VCO32輸出的輸出頻率f_VCO相對(duì)應(yīng)的通道編號(hào))時(shí)，應(yīng)針對(duì)DDS2而設(shè)定的數(shù)字設(shè)定值F_DATA是基于將指定頻率除以與從存儲(chǔ)器12讀取的分頻數(shù)設(shè)定數(shù)據(jù)相對(duì)應(yīng)的分頻數(shù)N所得的值即基準(zhǔn)頻率f_c而算出((2)式)。

計(jì)算所述數(shù)字設(shè)定值F_DATA時(shí)，在存儲(chǔ)器12中與輸出頻率范圍相對(duì)應(yīng)地，登錄了與每100kHz單位的DDS輸出粗略頻率設(shè)定值F_DATA’相對(duì)應(yīng)的數(shù)據(jù)。于是，在DDS設(shè)定數(shù)據(jù)生成部14中，只要算出通過(guò)DDS輸出粗略頻率而舍去的指定頻率的后兩位所對(duì)應(yīng)的數(shù)字設(shè)定值即可。

根據(jù)圖15(a)，例如當(dāng)指定頻率為“199.999MHz(199999kHz)”時(shí)，分頻數(shù)為N＝20，所以基準(zhǔn)頻率為f_c＝199999/20(＝(19900+99)/20)[kHz]。另一方面，根據(jù)登錄于存儲(chǔ)器12中的數(shù)據(jù)，可獲得與“199900/20kHz”相對(duì)應(yīng)的DDS輸出粗略頻率設(shè)定值F_DATA’，所以只要生成與剩下的“99/20kHz”相對(duì)應(yīng)的設(shè)定數(shù)據(jù)即可。

當(dāng)指定頻率為“199999kHz”時(shí)，所述(2)式可以如下述(2)’式所示而改寫(xiě)。

F_DATA(199999)＝F_c(199999)/(F_clk/(2²⁰))

＝{F_c(199900)+F_c(99)}/(F_clk/(2²⁰))

＝F_DATA’+F_c(99)/(F_clk/(2²⁰))……(2)’

于是，與所述“99/20kHz”相對(duì)應(yīng)的設(shè)定數(shù)據(jù)可以根據(jù)(2)’的右邊第2項(xiàng)“F_c(99)/(F_clk/(2²⁰))”來(lái)計(jì)算。

在這里，如(2)式的說(shuō)明中所定義，F(xiàn)_c是基準(zhǔn)頻率的數(shù)字值。因此，相當(dāng)于指定頻率99kHz的數(shù)字值F_c(99)是相當(dāng)于指定頻率1kHz的數(shù)字值F_c(1)的99倍值。因此，(2)’的右邊第2項(xiàng)可以改寫(xiě)為“99·F_c(1)/(F_clk/(2²⁰))”，當(dāng)將“F_c(1)/(F_clk/(2²⁰))”當(dāng)作系數(shù)時(shí)，被乘以所述系數(shù)“99”的值只能是從計(jì)算部13輸出的分?jǐn)?shù)頻率編號(hào)。

因此，當(dāng)選擇分頻數(shù)N＝20時(shí)，預(yù)先登錄相當(dāng)于“F_c(1)/(F_clk/(2²⁰))”的系數(shù)，只要對(duì)從計(jì)算部13輸出的分?jǐn)?shù)頻率編號(hào)乘以所述系數(shù)，便可以算出與“99/20kHz”相對(duì)應(yīng)的設(shè)定數(shù)據(jù)。然后，通過(guò)將所述計(jì)算結(jié)果、與從存儲(chǔ)器12讀取而獲得的DDS輸出粗略頻率設(shè)定值F_DATA’相加，可以生成與基準(zhǔn)頻率f_c相對(duì)應(yīng)的數(shù)字設(shè)定值F_DATA。

圖14所示的DDS設(shè)定數(shù)據(jù)生成部14形成為能夠進(jìn)行所述運(yùn)算的構(gòu)成。

在這里，如上所述，在本例的頻率合成器1a中可以選擇四種分頻數(shù)N，所選擇的分頻數(shù)N根據(jù)時(shí)鐘頻率f_clk1、f_clk2的選擇而變化。因此，只要預(yù)先登錄根據(jù)分頻數(shù)N與時(shí)鐘頻率f_clk1、f_clk2的組合而確定的八種系數(shù)(F_c(1)/(F_clk/(2²⁰)))，便能夠與所有實(shí)例(case)相對(duì)應(yīng)地生成基準(zhǔn)頻率f_c。

因此，DDS設(shè)定數(shù)據(jù)生成部14包括：寄存器(register)141a～141d，登錄有在選擇了時(shí)鐘頻率f_clk1時(shí)，根據(jù)各分頻數(shù)N(＝16、20、32、40)而選擇的四種系數(shù)；以及寄存器142a～142d，登錄有在選擇了時(shí)鐘頻率f_clk2時(shí)，根據(jù)各分頻數(shù)N而選擇的四種系數(shù)。再者，為了降低伴隨著相當(dāng)于每1kHz的指定頻率的系數(shù)“F_c(1)/(F_clk/(2²⁰))”的設(shè)定而產(chǎn)生的量化誤差(quantization error)的影響，在各寄存器142a～142d中，登錄有在所述系數(shù)上乘以2⁴而增加了有效位數(shù)的值。并且，所述位數(shù)調(diào)整也可以根據(jù)對(duì)頻率合成器1a要求的精度而適當(dāng)省略(這時(shí)，也省略后述乘法部147、148中的運(yùn)算)。

然后，基于從存儲(chǔ)器12讀取的分頻數(shù)設(shè)定數(shù)據(jù)，利用前段選擇器143a、143b，讀取所對(duì)應(yīng)的分頻數(shù)N的系數(shù)，并將這些系數(shù)輸出至后段選擇器144。

在后段選擇器144中，基于從存儲(chǔ)器12讀取的時(shí)鐘頻率設(shè)定數(shù)據(jù)，從經(jīng)兩個(gè)前段選擇器143a、143b選擇的系數(shù)之中，選擇適合于指定頻率的輸出的時(shí)鐘頻率f_clk1/f_clk2側(cè)的系數(shù)。當(dāng)通過(guò)乘法部145對(duì)所述系數(shù)乘以從計(jì)算部13輸出的分?jǐn)?shù)頻率編號(hào)時(shí)，算出相當(dāng)于所述(2)’式的右邊第2項(xiàng)的設(shè)定數(shù)據(jù)。

另一方面，對(duì)與從存儲(chǔ)器12讀取的DDS輸出粗略頻率設(shè)定數(shù)據(jù)相對(duì)應(yīng)的值進(jìn)行如下處理，即，結(jié)合寄存器142a～142d中所登錄的系數(shù)而通過(guò)乘法部147乘以“2⁴”之后，通過(guò)加法部146與分?jǐn)?shù)側(cè)的設(shè)定數(shù)據(jù)相加，然后通過(guò)乘法部148乘以2^-4，來(lái)進(jìn)行位數(shù)調(diào)整，生成與基準(zhǔn)頻率f_c相對(duì)應(yīng)的數(shù)字設(shè)定值F_DATA。從DDS設(shè)定數(shù)據(jù)生成部14輸出所述數(shù)字設(shè)定值F_DATA。

如果對(duì)以上利用圖12～圖15(a)而說(shuō)明的第2實(shí)施方式的頻率合成器1a的說(shuō)明加以總結(jié)，則是在存儲(chǔ)器(存儲(chǔ)部)12中，針對(duì)例如以100kHz為單位而劃分的多個(gè)頻率范圍的每一個(gè)，與通過(guò)利用圖5～圖9而說(shuō)明的方法來(lái)確定的f_clk、分頻數(shù)N相對(duì)應(yīng)地，存儲(chǔ)有與預(yù)先設(shè)定的代表頻率(例如各頻率范圍的最小值)相對(duì)應(yīng)的基準(zhǔn)頻率f_c的DDS輸出粗略頻率設(shè)定值F_DATA’。然后，計(jì)算部13計(jì)算出VCO32的輸出頻率的設(shè)定值(指定頻率)對(duì)應(yīng)于多個(gè)頻率范圍之中的哪個(gè)頻率范圍內(nèi)的值的存儲(chǔ)器地址。并且，DDS設(shè)定數(shù)據(jù)生成部14基于將經(jīng)計(jì)算部13特定的所述頻率范圍內(nèi)的代表頻率與指定頻率的差分值(分?jǐn)?shù)編號(hào))除以分頻數(shù)N所得的值所對(duì)應(yīng)的值(從乘法部145輸出的設(shè)定數(shù)據(jù))、以及與代表頻率相對(duì)應(yīng)地登錄于存儲(chǔ)器12中的DDS輸出粗略頻率設(shè)定值F_DATA’，生成與指定頻率的基準(zhǔn)頻率f_c相對(duì)應(yīng)的數(shù)字設(shè)定值F_DATA。

其次，說(shuō)明第2實(shí)施方式的頻率合成器1a的作用。當(dāng)從外部輸入VCO32的輸出頻率f_VCO的設(shè)定值(指定頻率數(shù)據(jù))時(shí)，通過(guò)算出部13而算出存儲(chǔ)器地址及分?jǐn)?shù)頻率編號(hào)。

控制部11基于所算出的存儲(chǔ)器地址，從存儲(chǔ)器12中讀取時(shí)鐘頻率設(shè)定數(shù)據(jù)、DDS輸出粗略頻率設(shè)定數(shù)據(jù)、分頻數(shù)設(shè)定數(shù)據(jù)，并輸入至DDS設(shè)定數(shù)據(jù)生成部14。并且，對(duì)DDS設(shè)定數(shù)據(jù)生成部14輸入從算出部13輸出的分?jǐn)?shù)頻率編號(hào)，并基于這些數(shù)據(jù)生成適合于從VCO32輸出指定頻率的基準(zhǔn)頻率f_c的數(shù)字設(shè)定值F_DATA。

然后，控制部11將從存儲(chǔ)器讀取的時(shí)鐘頻率設(shè)定數(shù)據(jù)以及從DDS設(shè)定數(shù)據(jù)生成部14獲取的數(shù)字設(shè)定值F_DATA輸入至DDS2的DDS控制部24。其結(jié)果為，可進(jìn)行第1切換開(kāi)關(guān)25及第2切換開(kāi)關(guān)26的切換或與數(shù)字設(shè)定值F_DATA相對(duì)應(yīng)的DDS信號(hào)處理部21的相位累加器211的設(shè)定等。

而且，控制部11將從存儲(chǔ)器12讀取的分頻數(shù)設(shè)定數(shù)據(jù)輸出至PLL-IC30，而進(jìn)行可變分頻器302的分頻數(shù)的設(shè)定。

通過(guò)這些設(shè)定，可以一方面使VCO32的輸出頻率fVCO以1kHz為單位發(fā)生變化，一方面與第1實(shí)施方式的頻率合成器1同樣地，輸出總體上降低頻率信號(hào)中的多余頻率成分，并且以相位噪聲降至最低的方式經(jīng)最佳化的頻率信號(hào)。

在這里，在圖12～圖15(a)所示的第2實(shí)施方式的頻率合成器1a中，對(duì)如下情況進(jìn)行了說(shuō)明：預(yù)先將與利用基準(zhǔn)頻率fc而求出的粗略頻率設(shè)定值F_DATA’相對(duì)應(yīng)的數(shù)據(jù)登錄于存儲(chǔ)器12中，讀取所述數(shù)據(jù)并通過(guò)DDS設(shè)定數(shù)據(jù)生成部14生成基準(zhǔn)頻率f_c的數(shù)字設(shè)定值F_DATA。

另一方面，也可以與第1實(shí)施方式的頻率合成器1同樣地，設(shè)為通過(guò)DDS控制部24而算出數(shù)字設(shè)定值F_DATA的構(gòu)成。

此時(shí)，在存儲(chǔ)器12中，登錄與輸出頻率范圍的最小值相對(duì)應(yīng)的基準(zhǔn)頻率fc所對(duì)應(yīng)的值(例如在最小值f_VCO(min)＝199.900MHz、分頻數(shù)N＝20的情況下，與199900kHz/20相對(duì)應(yīng)的值)。并且，在DDS設(shè)定數(shù)據(jù)生成部14中，不需要根據(jù)所選擇的時(shí)鐘頻率f_clk而變更系數(shù)，所以對(duì)應(yīng)于四個(gè)分頻數(shù)N而只設(shè)置四個(gè)寄存器141a～141d。

并且，在這些寄存器141a～141d內(nèi)，登錄將基準(zhǔn)頻率變更1kHz所必需的系數(shù)(1/分頻數(shù)N)，并根據(jù)所選擇的分頻數(shù)N，通過(guò)選擇器143a選擇這些系數(shù)。然后，通過(guò)乘法部145將所選擇的系數(shù)與分?jǐn)?shù)編號(hào)相乘，將所述乘法值與從存儲(chǔ)器12讀取的經(jīng)算出的基準(zhǔn)頻率fc(min)相加，作為基準(zhǔn)頻率fc而輸出至DDS控制部24。

在以上所說(shuō)明的第1、第2實(shí)施方式的頻率合成器1、1a中，可切換的時(shí)鐘信號(hào)的數(shù)量并不限定于圖1、圖12所示的兩個(gè)例子。也可以切換自如地利用時(shí)鐘頻率不同的三個(gè)以上的時(shí)鐘信號(hào)。并且，準(zhǔn)備時(shí)鐘頻率不同的多個(gè)時(shí)鐘信號(hào)的方法并不限定于對(duì)圖1、圖12所例示的DDS控制部24等DDS-IC20的動(dòng)作時(shí)鐘進(jìn)行倍頻的情況。既可以利用分頻數(shù)各不相同的分頻器對(duì)高頻信號(hào)進(jìn)行分頻，也可以使倍頻器的倍頻數(shù)或分頻器的分頻數(shù)可變。此外，也可以從振蕩頻率各不相同的振蕩器，供給時(shí)鐘頻率不同的時(shí)鐘信號(hào)。

并且，頻率合成器1、1a也可以對(duì)從DDS2供給的頻率信號(hào)進(jìn)行分頻，將所述經(jīng)分頻的頻率信號(hào)設(shè)為基準(zhǔn)頻率。如由(8)式所說(shuō)明，在經(jīng)分頻器分頻的頻率信號(hào)中包含相位噪聲，但是只要是在對(duì)VCO32的輸出頻率的影響方面沒(méi)有問(wèn)題的電平，則也可以在DDS2的輸出側(cè)設(shè)置分頻器。

[符號(hào)的說(shuō)明]

1、1a：頻率合成器

11：控制部

12：存儲(chǔ)器

13：計(jì)算部

14：DDS設(shè)定數(shù)據(jù)生成部

2：DDS

21：DDS信號(hào)處理部

22：DAC

25：第1切換開(kāi)關(guān)

26：第2切換開(kāi)關(guān)

3：PLL電路

30：PLL-IC