本發(fā)明涉及一種組合邏輯的電路，特別是涉及一種四輸入端組合邏輯電路的晶體管級(jí)實(shí)現(xiàn)機(jī)構(gòu)。

背景技術(shù)：

現(xiàn)有技術(shù)實(shí)現(xiàn)該四輸入端組合邏輯電路的晶體管級(jí)實(shí)現(xiàn)機(jī)構(gòu)存在以下缺點(diǎn)和不足之處：

一，電路復(fù)雜、所需邏輯門(mén)數(shù)目較多

現(xiàn)有技術(shù)要實(shí)現(xiàn)邏輯Y＝～((A+B)·(C+D))，經(jīng)硬件描述語(yǔ)言Verilog代碼編輯，然后綜合后會(huì)是如圖2所示的分三級(jí)來(lái)實(shí)現(xiàn)，其調(diào)用了1個(gè)反相器和3個(gè)或非門(mén)。

二，信號(hào)傳輸延遲大

信號(hào)經(jīng)此三級(jí)門(mén)的傳輸，由于門(mén)本身固有的延遲，從輸入到輸出的總的傳輸延遲加大。輸入到輸出的傳輸延遲太大，對(duì)于頻率高，對(duì)信號(hào)延遲大小很關(guān)心的電路將會(huì)是致命的。

三，所需電路成本高

由于現(xiàn)有電路使用了1個(gè)反相器(1PMOS+1NMOS共2個(gè)晶體管)和3個(gè)或非門(mén)(2PMOS+2NMOS共4個(gè)晶體管)，這總體是需要14個(gè)晶體管的，由于晶體管數(shù)目較多，導(dǎo)致其所占用的硅片面積較大。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明所要解決的技術(shù)問(wèn)題是提供一種四輸入端組合邏輯電路的晶體管級(jí)實(shí)現(xiàn)機(jī)構(gòu)，其保證邏輯電路內(nèi)邏輯功能的同時(shí)削減電路中所使用的晶體管數(shù)目，取得了降低電路中的信號(hào)延遲及降低電路成本的效果。

本發(fā)明是通過(guò)下述技術(shù)方案來(lái)解決上述技術(shù)問(wèn)題的：一種四輸入端組合邏輯電路的晶體管級(jí)實(shí)現(xiàn)機(jī)構(gòu)，其包括第一三極管、第二三極管、第三三極管、第四三極管、第五三極管、第六三極管、第七三極管、第八三極管、正極電源、負(fù)極電源，第一三極管的漏極和第二三極管的漏極均與正極電源相連，第一三極管的柵極與第五三極管的柵極相連，第一三極管的源極與第三三極管的漏極相連，第二三極管的柵極與第七三極管的柵極相連，第二三極管的源極與第四三極管的漏極相連，第三三極管的柵極與第六三極管的柵極相連，第三三極管的源極與第五三極管的漏極相連，第四三極管的柵極與第八三極管的柵極相連，第四三極管的源極與第六三極管的源極相連，第五三極管的源極與第七三極管的漏極相連，第六三極管的源極與第八三極管的漏極相連，第五三極管的漏極與第六三極管的漏極相連，第七三極管的漏極與第八三極管的漏極相連，第七三極管的源極與第八三極管的源極均與負(fù)極電源相連。

優(yōu)選地，所述第一三極管、第二三極管、第三三極管、第四三極管均為PMOS管，第五三極管、第六三極管、第七三極管、第八三極管均為NMOS管。

本發(fā)明的積極進(jìn)步效果在于：本發(fā)明保證邏輯電路內(nèi)邏輯功能的同時(shí)削減電路中所使用的晶體管數(shù)目，取得了降低電路中的信號(hào)延遲及降低電路成本的效果。

附圖說(shuō)明

圖1為本發(fā)明四輸入端組合邏輯電路的晶體管級(jí)實(shí)現(xiàn)機(jī)構(gòu)的電路圖。

圖2為現(xiàn)有技術(shù)電路的原理圖。

具體實(shí)施方式

下面結(jié)合附圖給出本發(fā)明較佳實(shí)施例，以詳細(xì)說(shuō)明本發(fā)明的技術(shù)方案。

如圖1所示，本發(fā)明四輸入端組合邏輯電路的晶體管級(jí)實(shí)現(xiàn)機(jī)構(gòu)包括第一三極管Q1、第二三極管Q2、第三三極管Q3、第四三極管Q4、第五三極管Q5、第六三極管Q6、第七三極管Q7、第八三極管Q8、正極電源Vdd、負(fù)極電源Vss，第一三極管Q1的漏極和第二三極管Q2的漏極均與正極電源Vdd相連，第一三極管Q1的柵極與第五三極管Q5的柵極相連，第一三極管Q1的源極與第三三極管Q3的漏極相連，第二三極管Q2的柵極與第七三極管Q7的柵極相連，第二三極管Q2的源極與第四三極管Q4的漏極相連，第三三極管Q3的柵極與第六三極管Q6的柵極相連，第三三極管Q3的源極與第五三極管Q5的漏極相連，第四三極管Q4的柵極與第八三極管Q8的柵極相連，第四三極管Q4的源極與第六三極管Q6的源極相連，第五三極管Q5的源極與第七三極管Q7的漏極相連，第六三極管Q6的源極與第八三極管Q8的漏極相連，第五三極管Q5的漏極與第六三極管Q6的漏極相連，第七三極管Q7的漏極與第八三極管Q8的漏極相連，第七三極管Q7的源極與第八三極管Q8的源極均與負(fù)極電源Vss相連。

第一三極管Q1、第二三極管Q2、第三三極管Q3、第四三極管Q4均為PMOS管(P溝道的場(chǎng)效應(yīng)晶體管)，第五三極管Q5、第六三極管Q6、第七三極管Q7、第八三極管Q8均為NMOS管(N溝道的場(chǎng)效應(yīng)晶體管)。

本發(fā)明有關(guān)于CMOS集成電路領(lǐng)域，四輸入端與或非門(mén)的晶體管級(jí)實(shí)現(xiàn)方案的電路?，F(xiàn)有技術(shù)要實(shí)現(xiàn)邏輯Y＝～((A+B)·(C+D))，經(jīng)硬件描述語(yǔ)言Verilog代碼編輯，經(jīng)綜合后會(huì)是分三級(jí)來(lái)實(shí)現(xiàn)(如圖2所示)，其調(diào)用了1反相器(1PMOS+1NMOS共2個(gè)晶體管)、3個(gè)或非門(mén)(2PMOS+2NMOS共4個(gè)晶體管)，共計(jì)14個(gè)晶體管。本發(fā)明的電路邏輯為Y＝～((A+B)·(C+D))，與現(xiàn)有技術(shù)的邏輯功能一致。

本發(fā)明具有以下的創(chuàng)新點(diǎn)：一，本電路只用了8個(gè)晶體管，通過(guò)削減晶體管數(shù)目，簡(jiǎn)化了電路復(fù)雜程度；二，通過(guò)削減晶體管數(shù)目，消滅電路前后邏輯門(mén)，降低電路中的信號(hào)延遲；三，通過(guò)削減電路中晶體管數(shù)目和邏輯門(mén)數(shù)量，實(shí)現(xiàn)同樣邏輯功能的所占用的硅片面積大幅減小，降低電路成本。

綜上所述，本發(fā)明保證邏輯電路內(nèi)邏輯功能的同時(shí)削減電路中所使用的晶體管數(shù)目，取得了降低電路中的信號(hào)延遲及降低電路成本的效果。

以上所述的具體實(shí)施例，對(duì)本發(fā)明的解決的技術(shù)問(wèn)題、技術(shù)方案和有益效果進(jìn)行了進(jìn)一步詳細(xì)說(shuō)明，所應(yīng)理解的是，以上所述僅為本發(fā)明的具體實(shí)施例而已，并不用于限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)，所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。