1.一種數(shù)字頻率合成電路，其特征在于，包括：
直接數(shù)字頻率合成DDS電路，用于接收頻率控制字，并根據(jù)所述頻率控制字輸出模擬電壓信號；
調(diào)制器，用于對所述DDS電路輸出的模擬電壓信號進(jìn)行調(diào)制，將調(diào)制后的信號作為所述數(shù)字頻率合成電路的輸出；
時(shí)鐘信號產(chǎn)生電路，用于生成參考時(shí)鐘信號，并將所述參考時(shí)鐘信號輸出至所述DDS電路，作為所述DDS電路中部件同步工作的時(shí)鐘信號；
脈沖信號產(chǎn)生電路，用于生成第一脈沖信號，并將所述第一脈沖信號輸出至所述調(diào)制器和所述DDS，所述第一脈沖信號與所述參考時(shí)鐘信號相參，所述第一脈沖信號被用于對所述DDS電路輸出的模擬電壓信號進(jìn)行調(diào)制。
2.如權(quán)利要求1所述的電路，其特征在于，所述脈沖信號產(chǎn)生電路還用于生成第二脈沖信號，所述第二脈沖信號與所述第一脈沖信號波形相同且相位不同，所述第二脈沖信號作為所述DDS電路的輸入信號，用于控制所述DDS電路輸出信號的相位清零。
3.如權(quán)利要求2所述的電路，其特征在于，在所述第二脈沖信號的上升沿和下降沿的物理延時(shí)不同時(shí)，所述第二脈沖信號用于控制所述DDS電路在所述第二脈沖信號的上升沿以及下降沿對所述DDS的輸出信號進(jìn)行相位清零。
4.如權(quán)利要求1至3任一項(xiàng)所述的電路，其特征在于，在所述DDS輸出的模擬電壓信號為連續(xù)波信號時(shí)，所述第一脈沖信號用于控制所述調(diào)制器在輸出調(diào)制后的射頻信號的第一工作狀態(tài)與不輸出調(diào)制后的射頻信號的第二工作狀態(tài)之間進(jìn)行切換。
5.如權(quán)利要求1至3任一項(xiàng)所述的電路，其特征在于，在所述DDS輸出的模擬電壓信號為線性調(diào)頻信號時(shí)，所述第一脈沖信號用于控制所述調(diào)制器在輸出調(diào)制后的射頻信號的第一工作狀態(tài)與不輸出調(diào)制后的射頻信號的第二工作狀態(tài)之間進(jìn)行切換。
6.如權(quán)利要求5所述的電路，其特征在于，在所述DDS輸出的模擬電壓信號為線性調(diào)頻信號時(shí)，所述第一脈沖信號還用于控制所述DDS在輸出所述線性調(diào)頻信號的第三工作狀態(tài)與輸出所述連續(xù)波信號的第四工作狀態(tài)之間進(jìn)行切換。
7.如權(quán)利要求1至3任一項(xiàng)所述的電路，其特征在于，所述脈沖信號產(chǎn)生電路與所述時(shí)鐘信號產(chǎn)生電路的晶振相同。
8.如權(quán)利要求7所述的電路，其特征在于，所述脈沖信號產(chǎn)生電路為現(xiàn)場可編程門陣列FPGA電路。
9.如權(quán)利要求1至3任一項(xiàng)所述的電路，其特征在于，所述DDS電路包括：
相位累加器，用于接收頻率控制字，實(shí)現(xiàn)相位累加，并輸出相位碼；
正余弦轉(zhuǎn)換器，用于將所述相位累加器輸出的相位碼轉(zhuǎn)換為幅度碼；
數(shù)模轉(zhuǎn)換器，用于根據(jù)所述正余弦轉(zhuǎn)換器輸出的所述幅度碼生成階梯電壓信號；
低通濾波電路，用于對所述數(shù)模轉(zhuǎn)換器生成的所述階梯電壓信號進(jìn)行過濾，輸出所述模擬信號。
10.如權(quán)利要求1至3任一項(xiàng)所述的電路，其特征在于，所述脈沖信號產(chǎn)生電路還用于生成第三脈沖信號，所述第三脈沖信號被所述調(diào)制器用于對輸出信號進(jìn)行相位調(diào)制。