1.一種抗單粒子翻轉(zhuǎn)的鎖存器，其特征在于，包括第一輸出支路、第二輸入支路、第三輸入支路、第四輸出支路；
所述第一輸出支路上設(shè)置有節(jié)點(diǎn)A；
所述第二輸入支路包括傳輸門(1)、傳輸門(2)、第二冗余支路(1)、第二冗余支路(2)、第二判決支路、反相器(1)，所述第二冗余支路(1)上設(shè)置有節(jié)點(diǎn)B1，所述第二冗余支路(2)上設(shè)置有節(jié)點(diǎn)B2，所述第二判決支路上設(shè)置有節(jié)點(diǎn)B’，所述反相器(1)上設(shè)置有節(jié)點(diǎn)B；
所述第三輸入支路包括傳輸門(3)、傳輸門(4)、第三冗余支路(1)、第三冗余支路(2)、第三判決支路、反相器(2)，所述第三冗余支路(1)上設(shè)置有節(jié)點(diǎn)C1，所述第三冗余支路(2)上設(shè)置有節(jié)點(diǎn)C2，所述第三判決支路上設(shè)置有節(jié)點(diǎn)C’，所述反相器(2)上設(shè)置有節(jié)點(diǎn)C；
所述第四輸出支路上設(shè)置有節(jié)點(diǎn)D。
2.根據(jù)權(quán)利要求1所述的一種抗單粒子翻轉(zhuǎn)的鎖存器，其特征在于，所述第一輸出支路包括PMOS管P1、NMOS管N1、第一輸出支路電源，所述PMOS管P1的源極接所述第一輸出支路電源，所述PMOS管P1的柵極接所述節(jié)點(diǎn)D，所述PMOS管P1的漏極依次接所述節(jié)點(diǎn)A、所述NMOS管N1的漏極，所述NMOS管N1的柵極接所述節(jié)點(diǎn)B，所述NMOS管N1的源極接地。
3.根據(jù)權(quán)利要求1或2任一所述的一種抗單粒子翻轉(zhuǎn)的鎖存器，其特征在于，所述傳輸門(1)包括PMOS管P01、NMOS管N01，所述PMOS管P01的源極與所述NMOS管N01的源極相連接輸入X，所述PMOS管P01的漏極與所述NMOS管N01的漏極相連接所述節(jié)點(diǎn)B1，所述PMOS管P01的柵極接CLK’，所述NMOS管N01的柵極接CLK；所述傳輸門(2)包括PMOS管P02、NMOS管N02，所述PMOS管P02的源極與所述NMOS管N02的源極相連接輸入X，所述PMOS管P02的漏極與所述NMOS管N02的漏極相連接所述節(jié)點(diǎn)B2，所述PMOS管P02的柵極接CLK’，所述NMOS管N02的柵極接CLK。
4.根據(jù)權(quán)利要求1所述的一種抗單粒子翻轉(zhuǎn)的鎖存器，其特征在于，所述第二冗余支路(1)包括PMOS管P21、NMOS管N21、第二冗余支路(1)電源，所述PMOS管P21的源極接所述第二冗余支路(1)電源，所述PMOS管P21的柵極接所述節(jié)點(diǎn)A，所述PMOS管P21的漏極依次接所述節(jié)點(diǎn)B1、所述NMOS管N21的漏極，所述NMOS管N21的柵極接所述節(jié)點(diǎn)C1，所述NMOS管N21的源極接地；所述第二冗余支路(2)包括PMOS管P22、NMOS管N22、第二冗余支路(2)電源，所述PMOS管P22的源極接所述第二冗余支路(2)電源，所述PMOS管P22的柵極接所述節(jié)點(diǎn)A，所述PMOS管P22的漏極依次接所述節(jié)點(diǎn)B2、所述NMOS管N22的漏極，所述NMOS管N22的柵極接所述節(jié)點(diǎn)C2，所述NMOS管N22的源極接地。
5.根據(jù)權(quán)利要求4所述的一種抗單粒子翻轉(zhuǎn)的鎖存器，其特征在于，所述第二判決支路包括PMOS管P51、PMOS管P52、NMOS管N51、NMOS管N52、第二判決支路電源，所述PMOS管P51的源極接所述第二判決支路電源，所述PMOS管P51的柵極接所述節(jié)點(diǎn)B1，所述PMOS管P51的漏極接所述PMOS管P52的源極，所述PMOS管P52的柵極接所述節(jié)點(diǎn)B2，所述PMOS管P52的漏極依次接所述節(jié)點(diǎn)B’、所述NMOS管N51的漏極，所述NMOS管N51的柵極接所述節(jié)點(diǎn)B1，所述NMOS管N51的源極接所述NMOS管N52的漏極，所述NMOS管N52的柵極接所述節(jié)點(diǎn)B2，所述NMOS管N52的源極接地。
6.根據(jù)權(quán)利要求1、2和4中任一所述的一種抗單粒子翻轉(zhuǎn)的鎖存器，其特征在于，所述反相器(1)包括PMOS管P7、NMOS管N7、反相器(1)電源，所述PMOS管P7的源極接所述反相器(1)電源，所述PMOS管P7的柵極與所述NMOS管N7的柵極相連接所述節(jié)點(diǎn)B’，所述PMOS管P7的漏極與所述NMOS管N7的漏極相連接所述節(jié)點(diǎn)B，所述NMOS管N7的源極接地；所述反相器(2)包括PMOS管P8、NMOS管N8、反相器(2)電源，所述PMOS管P8的源極接所述反相器(2)電源，所述PMOS管P8的柵極與所述NMOS管N8的柵極相連接所述節(jié)點(diǎn)C’，所述PMOS管P8的漏極與所述NMOS管N8的漏極相連接所述節(jié)點(diǎn)C，所述NMOS管N8的源極接地。
7.根據(jù)權(quán)利要求1所述的一種抗單粒子翻轉(zhuǎn)的鎖存器，其特征在于，所述傳輸門(3)包括PMOS管P03、NMOS管N03，所述PMOS管P03的源極與所述NMOS管N03的源極相連接輸入X’，所述PMOS管P03的漏極與所述NMOS管N03的漏極相連接所述節(jié)點(diǎn)C1，所述PMOS管P03的柵極接CLK’，所述NMOS管N03的柵極接CLK；所述傳輸門(4)包括PMOS管P04、NMOS管N04，所述PMOS管P04的源極與所述NMOS管N04的源極相連接輸入X’，所述PMOS管P04的漏極與所述NMOS管N04的漏極相連接所述節(jié)點(diǎn)C2，所述PMOS管P04的柵極接CLK’，所述NMOS管N04的柵極接CLK。
8.根據(jù)權(quán)利要求1或7任一所述的一種抗單粒子翻轉(zhuǎn)的鎖存器，其特征在于，所述第三冗余支路(1)包括PMOS管P31、NMOS管N31、第三冗余支路(1)電源，所述PMOS管P31的源極接所述第三冗余支路(1)電源，所述PMOS管P31的柵極接所述節(jié)點(diǎn)D，所述PMOS管P31的漏極依次接所述節(jié)點(diǎn)C1、所述NMOS管N31的漏極，所述NMOS管N31的柵極接所述節(jié)點(diǎn)B1，所述NMOS管N31的源極接地；所述第三冗余支路(2)包括PMOS管P32、NMOS管N32、第三冗余支路(2)電源，所述PMOS管P32的源極接所述第三冗余支路(2)電源，所述PMOS管P32的柵極接所述節(jié)點(diǎn)D，所述PMOS管P32的漏極依次接所述節(jié)點(diǎn)C2、所述NMOS管N32的漏極，所述NMOS管N32的柵極接所述節(jié)點(diǎn)B2，所述NMOS管N32的源極接地。
9.根據(jù)權(quán)利要求1所述的一種抗單粒子翻轉(zhuǎn)的鎖存器，其特征在于，所述第三判決支路包括PMOS管P61、PMOS管P62、NMOS管N61、NMOS管N62、第三判決支路電源，所述PMOS管P61的源極接所述第三判決支路電源，所述PMOS管P61的柵極接所述節(jié)點(diǎn)C1，所述PMOS管P61的漏極接所述PMOS管P62的源極，所述PMOS管P62的柵極接所述節(jié)點(diǎn)C2，所述PMOS管P62的漏極依次接所述節(jié)點(diǎn)C’、所述NMOS管N61的漏極，所述NMOS管N61的柵極接所述節(jié)點(diǎn)C1，所述NMOS管N61的源極接所述NMOS管N62的漏極，所述NMOS管N62的柵極接所述節(jié)點(diǎn)C2，所述NMOS管N62的源極接地。
10.根據(jù)權(quán)利要求1、7和9中任一所述的一種抗單粒子翻轉(zhuǎn)的鎖存器，其特征在于，所述第四輸出支路包括PMOS管P4、NMOS管N4、第四輸出支路電源，所述PMOS管P4的源極接所述第四輸出支路電源，所述PMOS管P4的柵極接所述節(jié)點(diǎn)A，所述PMOS管P4的漏極依次接所述節(jié)點(diǎn)D、所述NMOS管N4的漏極，所述NMOS管N4的柵極接所述節(jié)點(diǎn)C，所述NMOS管N4的源極接地。