技術領域

示例實施例涉及一種半導體集成電路。更具體地，示例實施例涉及一種具有觸發(fā)器電路的半導體集成電路。

背景技術：

隨著半導體器件的容量增加，半導體器件的測試時間會增加。掃描測試或菊花鏈測試(daisy chain test)可以用作半導體器件的測試，多個單元觸發(fā)器電路可以形成在半導體器件中。為了實現半導體器件的高度集成，需要在小的水平區(qū)域內形成單元觸發(fā)器電路。

技術實現要素：

示例實施例提供了一種包括形成在小的水平區(qū)域中的單元觸發(fā)器電路的半導體集成電路。

根據示例實施例，提供了一種半導體集成電路。所述半導體集成電路可以包括在基底上的掃描使能(SE)反相器和時鐘(CK)反相器、第一多路復用部和第二多路復用部。SE反相器和CK反相器可以在第一方向上彼此對齊。第一多路復用部可以包括第一布線和第一晶體管，第一布線可以連接到SE反相器的電源電壓部，第一布線和第一晶體管可以共享接觸第一布線的源區(qū)。第二多路復用部可以包括第二布線和第二晶體管，第二布線可以連接到CK反相器的電源電壓部，第二布線和第二晶體管可以共享接觸第二布線的源區(qū)。

在示例實施例中，CK反相器可以在第一方向上設置在SE反相器下方。

在示例實施例中，CK反相器可以在第一方向上設置在SE反相器上方。

在示例實施例中，SE反相器和CK反相器的電源電壓部可以分別包括第一VDD線和第二VDD線，第一VDD線和第二VDD線中的每條可以沿與第一方向基本垂直的第二方向延伸。第一布線可以與第一VDD線連接，第二布線可以與第二VDD線連接。

在示例實施例中，半導體集成電路還可以包括沿第二方向延伸的地線。SE反相器和CK反相器可以與地線連接。

在示例實施例中，SE反相器和CK反相器的電源電壓部可以包括沿第二方向延伸的VDD線，第一布線和第二布線可以與VDD線連接。

在示例實施例中，半導體集成電路還可以包括各自沿第二方向延伸的第一地線和第二地線。SE反相器可以與第一地線連接，CK反相器可以與第二地線連接。

在示例實施例中，CK反相器和SE反相器可以形成在基底的區(qū)域中，所述區(qū)域具有基本相同的尺寸。

在示例實施例中，SE反相器的第一柵極和CK反相器的第二柵極可以在第一方向上對齊。

在示例實施例中，半導體集成電路還可以包括第一主部、第一從部和第一輸出部，第一主部、第一從部和第一輸出部設置為按照此順序在第二方向上與第一多路復用部相鄰。此外，半導體集成電路還可以包括第二主部、第二從部和第二輸出部，第二主部、第二從部和第二輸出部設置為按照此順序在第二方向上與第二多路復用部相鄰。

在示例實施例中，第一主部、第一從部和第一輸出部可以在第一方向上分別與第二主部、第二從部和第二輸出部對齊。

根據示例實施例，提供了一種半導體集成電路。所述半導體集成電路可以包括基底、掃描使能(SE)反相器、時鐘(CK)反相器、第一多路復用部和第二多路復用部?；卓梢园ㄓ糜谔幚淼谝晃坏牡谝粎^(qū)域和用于處理第二位的第二區(qū)域。第二區(qū)域可以在第一方向上位于第一區(qū)域下方。SE反相器和CK反相器可以形成在基底上。SE反相器和CK反相器可以在第一方向上彼此對齊。第一多路復用部可以在與第一方向基本垂直的第二方向上與SE反相器相鄰。第一多路復用部可以包括第一布線和第一晶體管。第一布線可以連接到SE反相器的電源電壓，第一布線和第一晶體管可以共享接觸第一布線的雜質區(qū)。第二多路復用部包括第二布線和第二晶體管，第二布線連接到CK反相器的電源電壓，第二布線和第二晶體管共享接觸第二布線的雜質區(qū)。

在示例實施例中，SE反相器可以形成在第一區(qū)域中，CK反相器可以形成在第二區(qū)域中。

在示例實施例中，CK反相器可以形成在第一區(qū)域中，SE反相器可以形成在第二區(qū)域中。

在示例實施例中，半導體集成電路還可以包括各自沿第二方向延伸的第一VDD線、第二VDD線和地線。第一VDD線可以形成在第一區(qū)域的上部處，第二VDD線可以形成在第二區(qū)域的下部處。地線可以形成在第一區(qū)域和第二區(qū)域之間。

在示例實施例中，第一布線可以連接到第一VDD線和第二VDD線中的與第一布線相鄰的一條。第二布線可以連接到第一VDD線和第二VDD線中的另一條。

在示例實施例中，半導體集成電路還可以包括各自沿第二方向延伸的第一地線、第二地線和VDD線。第一地線可以形成在第一區(qū)域的上部處。第二地線可以形成在第二區(qū)域的下部處。VDD線可以形成在第一區(qū)域和第二區(qū)域之間。

在示例實施例中，第一布線和第二布線可以連接到VDD線。

在示例實施例中，SE反相器可以包括在第一有源區(qū)和第二有源區(qū)上沿第一方向延伸的第一柵極。第一有源區(qū)和第二有源區(qū)可以彼此基本平行。CK反相器可以包括在第三有源區(qū)和第四有源區(qū)上沿第一方向延伸的第二柵極。第三有源區(qū)和第四有源區(qū)可以彼此基本平行。

在示例實施例中，第一柵極和第二柵極可以在第一方向上彼此對齊。

在示例實施例中，與SE反相器相鄰的第一多路復用部的晶體管可以包括在第一有源區(qū)和第二有源區(qū)上沿第一方向延伸的第三柵極。第三柵極可以在第二方向上與第一柵極相鄰，第一布線可以形成在第一柵極和第三柵極之間。

在示例實施例中，SE反相器可以形成在等于或小于第一寬度的大約1.5倍的區(qū)域之內，第一寬度可以是第一柵極的中心部分和第三柵極的中心部分之間在第二方向上的距離。

在示例實施例中，第二多路復用部的晶體管可以包括在第三有源區(qū)和第四有源區(qū)上沿第一方向延伸的第四柵極。第四柵極可以沿第二方向與第二柵極相鄰，第二布線可以形成在第二柵極和第四柵極之間。

在示例實施例中，第三柵極和第四柵極可以在第一方向上彼此對齊。

在示例實施例中，CK反相器和SE反相器可以形成在基底的區(qū)域中，所述區(qū)域具有基本相同的尺寸。

在示例實施例中，半導體集成電路還可以包括第一主部、第一從部和第一輸出部，第一主部、第一從部和第一輸出部被設置為按照此順序在第二方向上與第一多路復用部相鄰。半導體集成電路還可以包括第二主部、第二從部和第二輸出部，第二主部、第二從部和第二輸出部被設置為按照此順序在第二方向上與第二多路復用部相鄰。

在示例實施例中，第一主部、第一從部和第一輸出部可以在第一方向上分別與第二主部、第二從部和第二輸出部對齊。

根據示例實施例，提供了一種半導體集成電路。所述半導體集成電路可以包括掃描使能(SE)反相器、時鐘(CK)反相器、第一位電路和第二位電路。SE反相器可以形成在基底的第一區(qū)域上。CK反相器可以形成在基底的第二區(qū)域上。CK反相器和SE反相器可以在第一方向上彼此對齊。第一位電路可以形成在第一區(qū)域上。第一位電路可以包括第一多路復用部、第一主部、第一從部和第一輸出部，第一多路復用部、第一主部、第一從部和第一輸出部被設置為按照此順序在與第一方向基本垂直的第二方向上與SE反相器相鄰。第二位電路可以形成在第二區(qū)域上。第二位電路可以包括第二多路復用部、第二主部、第二從部和第二輸出部，第二多路復用部、第二主部、第二從部和第二輸出部被設置為按照此順序在第二方向上與CK反相器相鄰。

在示例實施例中，第一多路復用部可以包括第一布線和第一晶體管。第一布線可以連接到SE反相器的電源電壓，第一布線和第一晶體管可以共享接觸第一布線的源區(qū)。

在示例實施例中，第二多路復用部可以包括第二布線和第二晶體管。第二布線可以連接到CK反相器的電源電壓部，第二布線和第二晶體管可以共享接觸第二布線的源區(qū)。

在示例實施例中，半導體集成電路還可以包括第一VDD線和第一地線。第一VDD線和第一地線中的每條可以沿第二方向延伸。可以經由第一VDD線供應SE反相器、第一多路復用部、第一主部、第一從部和第一輸出部中的每個的電源電壓。SE反相器、第一多路復用部、第一主部、第一從部和第一輸出部中的每個的地可以連接到第一地線。

在示例實施例中，半導體集成電路還可以包括沿第二方向延伸的第二地線。CK反相器、第二多路復用部、第二主部、第二從部和第二輸出部中的每個的地可以連接到第一地線。

在示例實施例中，半導體集成電路還可以包括沿第二方向延伸的第二VDD線?？梢越浻傻诙DD線供應CK反相器、第二多路復用部、第二主部、第二從部和第二輸出部中的每個的電源電壓。

根據示例實施例，在半導體集成電路中，被多位觸發(fā)器電路占據的區(qū)域可以減小。因此，半導體集成電路可以形成在小的水平區(qū)域中。

根據示例實施例，提供了一種具有反相器的觸發(fā)器，其中，反相器具有第一PMOS晶體管和第一NMOS晶體管。第一三態(tài)緩沖器具有第二PMOS晶體管、第三PMOS晶體管、第二NMOS晶體管和第三NMOS晶體管。第一PMOS晶體管至第三PMOS晶體管形成在第一有源區(qū)中，第一NMOS晶體管至第三NMOS晶體管形成在第二有源區(qū)中。第一有源區(qū)的第一部分操作為用于第一PMOS晶體管和第二PMOS晶體管中的每個的源極。第二有源區(qū)的第一部分操作為用于第一NMOS晶體管和第三NMOS晶體管中的每個的源極。第一有源區(qū)的第二部分操作為用于第二PMOS晶體管的漏極和用于第三PMOS晶體管的源極。第二有源區(qū)的第二部分操作為用于第三NMOS晶體管的漏極和用于第二NMOS晶體管的源極。

附圖說明

通過下面結合附圖的詳細描述，將更加清楚地理解示例實施例。圖1至圖13代表非限制性的如在這里描述的示例實施例。

圖1是示出多位觸發(fā)器電路的電路圖。

圖2是示出圖1中的多位觸發(fā)器電路的輸入部和多路復用部的等效電路圖。

圖3是示出圖1和圖2中的多位觸發(fā)器電路的每個部的布置的示例性框圖。

圖4是示出根據圖3的布置的多位觸發(fā)器電路的一部分的示例性布局。

圖5是示出圖1和圖2中的多位觸發(fā)器電路的每個部的布置的示例性框圖。

圖6是示出根據圖5的布置的多位觸發(fā)器電路的一部分的示例性布局。

圖7是示出圖1中的多位觸發(fā)器電路的每個部的布置的示例性框圖。

圖8是示出根據圖7的布置的多位觸發(fā)器電路的輸入部和多路復用部的等效電路圖。

圖9是示出根據圖7的布置的多位觸發(fā)器電路的一部分的示例性布局。

圖10是示出圖1和圖8中的多位觸發(fā)器電路的每個部的布置的示例性框圖。

圖11是示出根據圖10的布置的多位觸發(fā)器電路的一部分的示例性布局。

圖12是示出三位觸發(fā)器電路的示例性框圖。

圖13是示出四位觸發(fā)器電路的示例性框圖。

具體實施方式

在下文中，將參照示出了一些示例實施例的附圖更加充分地描述各種示例實施例。然而，本公開可以體現為許多不同形式，并且不應該解釋為限制于在這里闡述的示例實施例。相反，提供這些示例實施例使得本描述將是徹底的和完整的，并將把本公開的范圍充分地傳達給本領域技術人員。在附圖中，為了清楚起見，可以夸大層和區(qū)域的尺寸和相對尺寸。

將理解的是，當元件或層被稱作“在”另一元件或層“上”、“連接到”或“結合到”另一元件或層時，該元件或層可以直接在另一元件或層上、直接連接或結合到另一元件或層，或者可以存在中間元件或層。相反，當元件被稱作“直接在”另一元件或層“上”、“直接連接到”或“直接結合到”另一元件或層時，不存在中間元件或層。同樣的標記始終指同樣的元件。如在這里使用的，術語“和/或”包括一個或更多個相關所列項的任意和所有組合。

在這里，參照作為理想示例實施例的示意圖的截面圖(和中間結構)來描述示例實施例。如此，例如由制造技術和/或公差引起的圖示的形狀的變化將是預期的。因此，示例實施例不應該解釋為限制于這里示出的區(qū)域的具體形狀，而將包括例如由制造導致的形狀上的偏差。

除非另有定義，否則在這里使用的所有術語(包括技術術語和科學術語)具有與本公開所屬領域中的普通技術人員所通常理解的意思相同的意思。還將理解的是，除非在這里特意地如此定義，否則術語(諸如通用字典中定義的術語)應該被解釋為具有與相關領域的環(huán)境中它們的意思一致的意思，而將不以理想化或過于形式化的含義來解釋。

圖1是示出多位觸發(fā)器電路的電路圖。圖2是示出圖1中的多位觸發(fā)器電路的輸入部和多路復用部的等效電路圖。

在圖2中，P1、P2、P3、P4、P5、P6、P7、P8、P9和P10中的每個是PMOS晶體管，N1、N2、N3、N4、N5、N6、N7、N8、N9和N10中的每個是NMOS晶體管。

參照圖1和圖2，單元觸發(fā)器電路可以包括輸入部INPUT、多路復用部MUX、主部MASTER、從部SLAVE和輸出部OUTPUT。多個單元觸發(fā)器電路可以在第一方向上重復地形成，以形成觸發(fā)器電路。

在示例實施例中，單元觸發(fā)器電路可以處理兩位或更多位。在下文中，將示出處理兩位的單元觸發(fā)器電路。即，可以在單元觸發(fā)器電路的上部處處理第一位，可以在單元觸發(fā)器電路的下部處處理第二位。

輸入部INPUT可以包括掃描使能(SE)反相器10和時鐘(CK)反相器12。在示例實施例中，單元觸發(fā)器電路可以包括僅一個SE反相器10和僅一個CK反相器12。SE反相器10可以包括晶體管P1和N1，CK反相器12可以包括晶體管P2和N2。CK反相器12可以產生時鐘信號。

在多路復用部MUX中，第一位和第二位的數據可以通過對時鐘信號的響應而被鎖存在主部MASTER和從部SLAVE處。多路復用部MUX可以包括用于處理第一位的第一多路復用部20和用于處理第二位的第二多路復用部22。第一多路復用部20可以包括第一三態(tài)緩沖器T10和第二三態(tài)緩沖器T11，其中，第一三態(tài)緩沖器T10包括晶體管P3、P4、N3和N4，第二三態(tài)緩沖器T11包括晶體管P5、P6、N5和N6。第二多路復用部22可以包括第三三態(tài)緩沖器T12和第四三態(tài)緩沖器T13，其中，第三三態(tài)緩沖器T12包括晶體管P7、P8、N7和N8，第四三態(tài)緩沖器T13包括晶體管P9、P10、N9和N10。

主部MASTER可以包括用來處理第一位的第一主鎖存部30和用來處理第二位的第二主鎖存部32。

第一主鎖存部30可以包括第一傳輸門TG0、第五三態(tài)緩沖器T14和第一反相器A1。第五三態(tài)緩沖器T14可以包括兩個PMOS晶體管和兩個NMOS晶體管，第一反相器A1可以包括一個PMOS晶體管和一個NMOS晶體管。第二主鎖存部32可以包括第二傳輸門TG2、第六三態(tài)緩沖器T16和第二反相器A2。第六三態(tài)緩沖器T16可以包括兩個PMOS晶體管和兩個NMOS晶體管，第二反相器A2可以包括一個PMOS晶體管和一個NMOS晶體管。

從部SLAVE可以包括用于處理第一位的第一從鎖存部40和用于處理第二位的第二從鎖存部42。第一從鎖存部40可以包括第三傳輸門TG1、第七三態(tài)緩沖器T15和第三反相器A3。第七三態(tài)緩沖器T15可以包括兩個PMOS晶體管和兩個NMOS晶體管，第三反相器A3可以包括一個PMOS晶體管和一個NMOS晶體管。第二從鎖存部42可以包括第四傳輸門TG3、第八三態(tài)緩沖器T17和第四反相器A4。第八三態(tài)緩沖器T17可以包括兩個PMOS晶體管和兩個NMOS晶體管，第四反相器A4可以包括一個PMOS晶體管和一個NMOS晶體管。

輸出部OUTPUT可以包括用于處理第一位的第一輸出部50和用于處理第二位的第二輸出部52。第一輸出部50可以包括第一輸出反相器A5，其中，第一輸出反相器A5包括一個PMOS晶體管和一個NMOS晶體管。第二輸出部52可以包括第二輸出反相器A6，其中，第二輸出反相器A6包括一個PMOS晶體管和一個NMOS晶體管。

單元觸發(fā)器電路可以形成在半導體基底上。在下文中，將示出單元觸發(fā)器電路的布局。

圖3是示出圖1和圖2中的多位觸發(fā)器電路的所述部的布局的示例性框圖。圖4是示出根據圖3的布置的多位觸發(fā)器電路的一部分的示例性布局。

圖4是單元觸發(fā)器電路的輸入部INPUT和多路復用部MUX的布局。

在圖2和圖4中，可以將相同的附圖標記賦予到對應晶體管的相同元件。

參照圖3和圖4，單元觸發(fā)器電路可以形成在半導體基底(下文亦稱作“基底”)的第一區(qū)域和第二區(qū)域上。用于處理第一位的第一電路可以形成在第一區(qū)域上，用于處理第二位的第二電路可以形成在第二區(qū)域上。第一區(qū)域和第二區(qū)域可以按照此順序定位在第一方向上。第一方向可以與基底的頂表面基本平行。第二方向可以與第一方向基本垂直，并且可以與基底的頂表面基本平行。

在示例實施例中，如圖3中所示，輸入部INPUT、多路復用部MUX、主部MASTER、從部SLAVE和輸出部OUTPUT可以按照此順序從左至右在第二方向上順序地布置，并可以形成在第一區(qū)域和第二區(qū)域中。

可選擇地，輸入部INPUT、多路復用部MUX、主部MASTER、從部SLAVE和輸出部OUTPUT可以按照此順序從右至左在第二方向上順序地布置，并可以形成在第一區(qū)域和第二區(qū)域中。在這種情況下，單元觸發(fā)器電路的布局可以在第二方向上與下面描述的布局反向。

在示例實施例中，輸入部INPUT、多路復用部MUX、主部MASTER、從部SLAVE和輸出部OUTPUT中的每個可以沿第一方向設置在第一區(qū)域和第二區(qū)域上。

在示例實施例中，第一區(qū)域可以包括用于形成PMOS晶體管的第一有源區(qū)100和用于形成NMOS晶體管的第二有源區(qū)102。第二區(qū)域可以包括用于形成NMOS晶體管的第三有源區(qū)104和用于形成PMOS晶體管的第四有源區(qū)106。在第一有源區(qū)100和第四有源區(qū)106中，晶體管的溝道區(qū)可以摻雜有n型雜質，晶體管的源區(qū)/漏區(qū)可以摻雜有p型雜質。在第二有源區(qū)102和第三有源區(qū)104中，晶體管的溝道區(qū)可以摻雜有p型雜質，晶體管的源區(qū)/漏區(qū)可以摻雜有n型雜質。

在下文中，與柵極的左側相鄰的雜質區(qū)被稱作漏區(qū)，與柵極的右側相鄰的雜質區(qū)被稱作源區(qū)。

第一有源區(qū)100、第二有源區(qū)102、第三有源區(qū)104、第四有源區(qū)106可以按照此順序從頂部至底部沿第一方向設置。第一有源區(qū)至第四有源區(qū)100、102、104和106中的每個可以沿第二方向延伸。在示例實施例中，第一有源區(qū)至第四有源區(qū)100、102、104和106中的每個可以從輸入部延伸至主部。此外，從部SLAVE和輸出部OUTPUT中的每個可以包括第一有源區(qū)至第四有源區(qū)100、102、104和106。

在示例實施例中，用于供應電源電壓的第一VDD線VDD1可以形成在第一區(qū)域的上部處。第一VDD線VDD1可以形成為在第一方向上與第一有源區(qū)100的上部相鄰。第一VDD線VDD1可以沿第二方向延伸到第一區(qū)域的兩個邊緣部分。電源電壓可以通過第一VDD線VDD1供應到第一電路。

在示例實施例中，地線(VSS)可以形成在第一區(qū)域和第二區(qū)域之間。地線VSS可以形成在第二有源區(qū)102和第三有源區(qū)104之間。地線VSS可以沿第二方向延伸到第一區(qū)域和第二區(qū)域的兩個邊緣部分。地線VSS可以用作第一電路和第二電路的公共地線。

在示例實施例中，用于供應電源電壓的第二VDD線VDD2可以形成在第二區(qū)域的下部處。第二VDD線VDD2可以形成為與第四有源區(qū)106的在第一方向上的下部相鄰。第二VDD線VDD2可以沿第二方向延伸到第二區(qū)域的兩個邊緣部分。電源電壓可以通過第二VDD線VDD2供應到第二電路。

在示例實施例中，SE反相器SE INV可以形成在第一區(qū)域的輸入部INPUT中，CK反相器CK INV可以形成在第二區(qū)域的輸入部INPUT中。

SE反相器可以包括第一柵極110。第一柵極110可以形成在第一有源區(qū)100和第二有源區(qū)102上，并可以沿第一方向延伸。即，第一柵極110可以與第一有源區(qū)100和第二有源區(qū)102疊置。第一P漏區(qū)和第一P源區(qū)可以分別形成在與第一柵極110的相對的側壁相鄰的第一有源區(qū)100處。因此，PMOS晶體管P1可以形成在第一有源區(qū)100上。第一N漏區(qū)和第一N源區(qū)可以分別形成在與第一柵極110的相對的側壁相鄰的第二有源區(qū)102處。因此，NMOS晶體管N1可以形成在第二有源區(qū)102上。

用于供應電源電壓的第一布線140可以形成在第一P源區(qū)上。在示例實施例中，第一布線140可以將第一P源區(qū)和第一VDD線彼此連接。第一布線140可以包括例如接觸塞、導電圖案、焊盤結構等。

用于連接到地線VSS的第二布線142可以形成在第一N源區(qū)上。在示例實施例中，第二布線142可以將第一N源區(qū)連接到地線VSS。第二布線142可以包括例如接觸塞、導電圖案、焊盤結構等。

第三布線144可以形成在第一柵極110上。第一SE信號可以通過第三布線144供應到第一柵極110。

第四布線146可以將第一P漏區(qū)和第一N漏區(qū)彼此連接。作為反相的第一SE信號的第二SE信號SEN可以通過第四布線146輸出。

即，在SE反相器中，信號SEN可以經由與第一柵極110的左側相鄰的第四布線146輸出。在SE反相器中，電源電壓可以經由與第一柵極110的右側相鄰的第一布線140供應。因此，SE反相器的電源電壓可以從與多路復用部MUX相鄰的區(qū)域供應。第四布線146可以設置為比第一布線140更遠離多路復用部MUX。

CK反相器可以包括第二柵極112。第二柵極112可以形成在第三有源區(qū)104和第四有源區(qū)106上，并可以沿第一方向延伸。即，第二柵極112可以與第三有源區(qū)104和第四有源區(qū)106疊置。第二N漏區(qū)和第二N源區(qū)可以分別形成在與第二柵極112的相對的側壁相鄰的第三有源區(qū)104處。因此，NMOS晶體管N2可以形成在第三有源區(qū)104上。第二P漏區(qū)和第二P源區(qū)可以分別形成在與第二柵極112的相對的側壁相鄰的第四有源區(qū)106處。因此，PMOS晶體管P2可以形成在第四有源區(qū)106上。

第二柵極112可以在第一方向上與第一柵極110對齊。因此，P1、N1、N2和P2可以在第一方向上對齊。

用于供應電源電壓的第五布線150可以形成在第二P源區(qū)上。在示例實施例中，第五布線150可以將第二P源區(qū)和第二VDD線VDD2彼此連接。第五布線150可以包括例如接觸塞、導電圖案、焊盤結構等。

用于連接到地線VSS的第六布線152可以形成在第二N源區(qū)上。在示例實施例中，第六布線152可以將第二N源區(qū)連接到地線VSS。第六布線152可以包括例如接觸塞、導電圖案、焊盤結構等。

第七布線154可以形成在第二柵極112上。第一CK信號可以通過第七布線154供應到第二柵極112。

第八布線156可以將第二P漏區(qū)和第二N漏區(qū)彼此連接。作為反相的第一CK信號的第二CK信號CKN可以通過第八布線156輸出。

即，在CK反相器中，信號CKN可以經由與第二柵極112的左側相鄰的第八布線156輸出。在CK反相器中，電源電壓可以經由與第二柵極112的右側相鄰的第五布線150供應。因此，CK反相器的電源電壓可以從與多路復用部MUX相鄰的區(qū)域供應。第八布線156可以設置為比第五布線150更遠離多路復用部MUX。

在示例實施例中，可以不形成用于產生反相的第二CK信號的連接到CK反相器的額外的時鐘反相器。即，單元觸發(fā)器電路可以包括僅一個CK反相器，因此，CK反相器和SE反相器可以在第一方向上彼此對齊。CK反相器和SE反相器可以形成在基底的具有基本相同尺寸的可被減小的區(qū)域上。

在示例實施例中，第一多路復用部MUX1可以形成在第一區(qū)域上，第二多路復用部MUX2可以形成在第二區(qū)域上。

在第一多路復用部中，第一三態(tài)緩沖器可以形成為與SE反相器相鄰，第二三態(tài)緩沖器可以形成為與第一三態(tài)緩沖器的右側相鄰。在示例實施例中，PMOS晶體管P3的雜質區(qū)和第一三態(tài)緩沖器的可被施加有電源電壓的布線也可以分別用作SE反相器的第一P源區(qū)和第一布線140。

在第二多路復用部中，第三三態(tài)緩沖器可以形成為與CK反相器相鄰，第四三態(tài)緩沖器可以形成為與第三三態(tài)緩沖器的右側相鄰。在示例實施例中，PMOS晶體管P7的雜質區(qū)和第三三態(tài)緩沖器的可被施加有電源電壓的布線也可以分別用作CK反相器的第二P源區(qū)和第五布線150。

如上面所描述的，用于供應電源電壓的第一VDD線VDD1可以在SE反相器和第一多路復用部中共同使用。此外，第二VDD線VDD2可以在CK反相器和第二多路復用部中共同使用。因此，可以減小基底的用于形成觸發(fā)器電路的水平區(qū)域。

在下文中，將具體地示出第一三態(tài)緩沖器至第四三態(tài)緩沖器的布局。

第一三態(tài)緩沖器可以包括第三柵極114、第四柵極116和第五柵極118。第三柵極114可以在第二方向上與第一柵極110分隔開，第四柵極116和第五柵極118可以在第二方向上與第三柵極114分隔開。

第三柵極114可以形成在第一有源區(qū)100和第二有源區(qū)102上，并可以沿第一方向延伸。第四柵極116可以形成在第一有源區(qū)100上，并可以沿第一方向延伸。第五柵極118可以形成在第二有源區(qū)102和第三有源區(qū)104上，并可以沿第一方向延伸。

第三P漏區(qū)和第三P源區(qū)可以分別形成在與第三柵極114的相對的側壁相鄰的第一有源區(qū)100處。因此，PMOS晶體管P3可以形成在第一有源區(qū)100上。

在第一柵極110與第三柵極114之間的第一有源區(qū)100可以用作第三P漏區(qū)和第一P源區(qū)兩者。即，P3和P1可以分別將在第一柵極110和第三柵極114之間的第一有源區(qū)100共享為第三P漏區(qū)和第一P源區(qū)。

第四P漏區(qū)和第四P源區(qū)可以分別形成在與第四柵極116的相對的側壁相鄰的第一有源區(qū)100處。P3和P4可以共享第三P源區(qū)和第四P漏區(qū)。因此，PMOS晶體管P4可以形成在第一有源區(qū)上，P3和P4可以彼此連接。

第三N漏區(qū)和第三N源區(qū)可以分別形成在與第五柵極118的相對的側壁相鄰的第二有源區(qū)102處。因此，NMOS晶體管N3可以形成在第二有源區(qū)102上。

第四N漏區(qū)和第四N源區(qū)可以分別形成在與第三柵極114的相對的側壁相鄰的第二有源區(qū)102處。因此，NMOS晶體管N4可以形成在第二有源區(qū)上，N3和N4可以彼此連接。

在第一三態(tài)緩沖器中，第九布線200可以將第四P源區(qū)和第三N源區(qū)彼此電連接。

由于第三P漏區(qū)也可以用作第一P源區(qū)，所以用于將電源電壓供應到P3的布線可以共享第一布線140。因此，第一三態(tài)緩沖器可以不包括用于供應電源電壓的額外的布線，電源電壓可以經由第一布線140從第一VDD線VDD1供應。

第四N漏區(qū)也可以用作第一N源區(qū)，使得N4的用于連接到地平面的布線也可以用作第二布線142。因此，第一三態(tài)緩沖器可以不包括用于連接到地平面的額外的布線。即，第一三態(tài)緩沖器可以經由第二布線142連接到地線VSS。

第二三態(tài)緩沖器可以包括第六柵極120、第七柵極122和第八柵極124。第六柵極120和第七柵極122可以在第二方向上分別與第四柵極116和第五柵極118分隔開，第八柵極124可以在第二方向上與第六柵極120和第七柵極122分隔開。

第六柵極120可以形成在第一有源區(qū)上，并可以沿第一方向延伸。第七柵極122可以形成在第二有源區(qū)和第三有源區(qū)上，并可以沿第一方向延伸。第八柵極124可以形成在第一有源區(qū)和第二有源區(qū)上，并可以沿第一方向延伸。

第五P漏區(qū)和第五P源區(qū)可以分別形成在與第八柵極124的相對的側壁相鄰的第一有源區(qū)100處。因此，PMOS晶體管P5可以形成在第一有源區(qū)100上。

第六P漏區(qū)和第六P源區(qū)可以分別形成在與第六柵極120的相對的側壁相鄰的第一有源區(qū)100處。因此，PMOS晶體管P6可以形成在第一有源區(qū)100上，P5和P6可以彼此連接。

第五N漏區(qū)和第五N源區(qū)可以分別形成在與第七柵極122的相對的側壁相鄰的第二有源區(qū)102處。因此，NMOS晶體管N5可以形成在第二有源區(qū)102上。

第六N漏區(qū)和第六N源區(qū)可以分別形成在與第八柵極124的相對的側壁相鄰的第二有源區(qū)102處。因此，NMOS晶體管N6可以形成在第二有源區(qū)102上，N5和N6可以彼此連接。

在第二三態(tài)緩沖器中，第九布線200可以將第六P漏區(qū)和第五N漏區(qū)彼此電連接。第六P漏區(qū)也可以用作第四P源區(qū)，第三N源區(qū)也可以用作第五N漏區(qū)。因此，第九布線200可以共同用于將第四P源區(qū)與第三N源區(qū)彼此連接。

用于供應電源電壓的第十布線202可以形成在第五P源區(qū)上。第十布線202可以電連接到第一VDD線VDD1。

用于連接地平面的第十一布線204可以形成在第六N源區(qū)上。第十一布線204可以電連接到地線VSS。

此外，第十二布線206可以形成在P4和N5的柵極上。SE反相器的輸出信號可以通過第十二布線206傳遞到P4和N5的柵極?？梢孕纬捎糜趯6和N3的柵極彼此連接的第十三布線208。

第三三態(tài)緩沖器可以包括第九柵極126、第五柵極118和第十柵極128。第九柵極126可以在第二方向上與第二柵極112分隔開，第五柵極118和第十柵極128可以在第二方向上與第九柵極126分隔開。

第九柵極126可以形成在第三有源區(qū)104和第四有源區(qū)106上，并可以沿第一方向延伸。第十柵極128可以形成在第四有源區(qū)106上，并可以沿第一方向延伸。

第九柵極126可以在第一方向上與第三柵極114對齊，第十柵極128可以在第一方向上與第五柵極118對齊。

第八N漏區(qū)和第八N源區(qū)可以分別形成在與第九柵極126的相對的側壁相鄰的第三有源區(qū)104處。因此，NMOS晶體管N8可以形成在第三有源區(qū)104上。

第七N漏區(qū)和第七N源區(qū)可以分別形成在與第五柵極118的相對的側壁相鄰的第三有源區(qū)104處。因此，NMOS晶體管N7可以形成在第三有源區(qū)104上，N8和N7可以彼此連接。第五柵極118也可以用作N3的柵極。

第七P漏區(qū)和第七P源區(qū)可以分別形成在與第九柵極126的相對的側壁相鄰的第四有源區(qū)106處。因此，PMOS晶體管P7可以形成在第四有源區(qū)106上。

第八P漏區(qū)和第八P源區(qū)可以分別形成在與第十柵極128的相對的側壁相鄰的第四有源區(qū)106處。因此，PMOS晶體管P8可以形成在第四有源區(qū)106上，P7和P8可以彼此連接。

在第三三態(tài)緩沖器中，第十四布線210可以將第七N源區(qū)和第八P源區(qū)彼此電連接。

由于第七P漏區(qū)也可以用作第二P源區(qū)，所以用于將電源電壓供應到P7的布線也可以用作第五布線150。因此，第三三態(tài)緩沖器可以不包括用于供應電源電壓的額外的布線，電源電壓可以經由第五布線150供應到第三三態(tài)緩沖器。

第八N漏區(qū)也可以用作第二N源區(qū)，使得N8的用于連接到地平面的布線也可以用作第六布線152。因此，第三三態(tài)緩沖器可以不包括用于連接到地平面的額外的布線，并可以經由第六布線152連接到地線VSS。

第四三態(tài)緩沖器可以包括第十柵極128、第十一柵極130和第十二柵極132。第十一柵極130可以在第二方向上與第十柵極128分隔開，第十二柵極132可以在第二方向上與第七柵極122和第十一柵極130分隔開。

第十一柵極130可以形成在第四有源區(qū)106上，并可以沿第一方向延伸。第十二柵極132可以形成在第三有源區(qū)104和第四有源區(qū)106上，并可以沿第一方向延伸。

第十一柵極130和第七柵極122可以在第一方向上彼此對齊，第十二柵極132和第八柵極124可以在第一方向上彼此對齊。

第九N漏區(qū)和第九N源區(qū)可以分別形成在與第七柵極122的相對的側壁相鄰的第三有源區(qū)104處。因此，NMOS晶體管N9可以形成在第三有源區(qū)104上。

第十N漏區(qū)和第十N源區(qū)可以分別形成在與第十二柵極132的相對的側壁相鄰的第三有源區(qū)104處。因此，NMOS晶體管N10可以形成在第三有源區(qū)104上，N9和N0可以彼此連接。

第十P漏區(qū)和第十P源區(qū)可以分別形成在與第十一柵極130的相對的側壁相鄰的第四有源區(qū)106處。因此，PMOS晶體管P10可以形成在第四有源區(qū)106上。

第九P漏區(qū)和第九P源區(qū)可以分別形成在與第十二柵極132的相對的側壁相鄰的第四有源區(qū)106處。因此，PMOS晶體管P9可以形成在第四有源區(qū)106上，P9和P10可以彼此連接。

在第四三態(tài)緩沖器中，第十四布線210可以將第九N漏區(qū)和第十P漏區(qū)彼此電連接。第九N漏區(qū)也可以用作第七N源區(qū)，第十P漏區(qū)也可以用作第八P源區(qū)。因此，第十四布線210可以共同用于將第七N源區(qū)和第八P源區(qū)彼此連接。

用于供應電源電壓的第十五布線212可以形成在第九P源區(qū)上。第十五布線212可以電連接到第二VDD線VDD2。

用于連接到地平面的第十六布線214可以形成在第十N源區(qū)上。第十六布線214可以電連接到地線VSS。

此外，在N9和P8的柵極上可以形成布線。SE反相器的輸出信號可以通過所述布線傳遞到N9和P8的柵極。即，可以形成用于將N9的第七柵極122連接到P8的第十柵極128的第十七布線216。第七柵極122可以共同用作N9和N5的柵極，使得SE反相器的輸出信號可以經由第十七布線216傳遞到N9和P8的柵極。

可以形成用于將N7的第五柵極118連接到P10的第十一柵極130的第十八布線218。

在示例實施例中，包括在第三三態(tài)緩沖器中的晶體管和包括在第一三態(tài)緩沖器中的晶體管可以相對于地線VSS對稱。包括在第四三態(tài)緩沖器中的晶體管和包括在第二三態(tài)緩沖器中的晶體管可以相對于地線VSS對稱。

如上面所描述的，第一三態(tài)緩沖器和第三三態(tài)緩沖器可以在第一方向上彼此對齊。第二三態(tài)緩沖器和第四三態(tài)緩沖器可以在第一方向上彼此對齊。第一三態(tài)緩沖器和SE反相器可以使用來自第一VDD線VDD1的公共電源電壓。第三三態(tài)緩沖器和CK反相器可以使用來自第二VDD線VDD2的公共電源電壓。

在示例實施例中，虛設柵極108可以形成在與第一柵極110的左側相鄰的第一有源區(qū)100、第二有源區(qū)102、第三有源區(qū)104和第四有源區(qū)106上，并且可以沿第一方向延伸。虛設柵極108可以用作雜質的擴散阻擋層。此外，可以通過虛設柵極108來增加圖案密度的均勻性。

在示例實施例中，形成在輸入部INPUT和多路復用部MUX中的第一至第十二柵極110、112、114、116、118、120、122、124、126、128、130和132可以不彎曲，并可以沿第一方向延伸。因此，可以容易地布置形成在柵極和與柵極的側壁相鄰的源區(qū)/漏區(qū)上的布線。

在示例實施例中，第一至第十二柵極110、112、114、116、118、120、122、124、126、128、130和132可以在第二方向上具有基本相同的寬度。第一至第十二柵極110、112、114、116、118、120、122、124、126、128、130和132可以在第二方向上彼此分隔開規(guī)則的距離。在示例實施例中，柵極110、112、114、116、118、120、122、124、126、128、130和132可以彼此分隔開與形成在源區(qū)/漏區(qū)上的布線一致的最小距離。

例如，在一個柵極(例如，第一柵極)的中心部分與相鄰柵極(例如，第三柵極)的中心部分之間的在第二方向上的距離可以被稱作一個柵極節(jié)距(1CPP)。在這種情況下，SE反相器和CK反相器中的每個可以沿第二方向形成在等于或小于大約1.5CPP的區(qū)域之內。

如圖1中所示，主部MASTER、從部SLAVE和輸出部OUTPUT可以緊挨著多路復用部MUX順序地形成。主部MASTER、從部SLAVE和輸出部OUTPUT中的每個的布局可以不受限制，而是可以具有各種類型。

主部MASTER可以形成為與多路復用部MUX的右側相鄰。

第一主鎖存部MASTER1可以形成在第一區(qū)域中，第二主鎖存部MASTER2可以形成在第二區(qū)域中。第一主鎖存部MASTER1和第二主鎖存部MASTER2可以在第一方向上彼此對齊。第一主鎖存部MASTER1和第二主鎖存部MASTER2中的每個可以包括傳輸門、三態(tài)緩沖器和CMOS反相器等。

在示例實施例中，包括在第一主鎖存部MASTER1和第二主鎖存部MASTER2中的柵極可以沿第一方向延伸，并可以在第一方向上彼此對齊。

第一主鎖存部MASTER1和第二主鎖存部MASTER2可以包括基本相同的電路。在示例實施例中，包括在第一主鎖存部MASTER1中的柵極和包括在第二主鎖存部MASTER2中的柵極可以相對于地線VSS對稱。

從部SLAVE可以形成為與主部MASTER的右側相鄰。

第一從鎖存部SLAVE1可以形成在第一區(qū)域中，第二從鎖存部SLAVE2可以形成在第二區(qū)域中。第一從鎖存部SLAVE1和第二從鎖存部SLAVE2可以在第一方向上彼此對齊。第一從鎖存部SLAVE1和第二從鎖存部SLAVE2中的每個可以包括傳輸門、三態(tài)緩沖器和CMOS反相器等。

在示例實施例中，包括在第一從鎖存部SLAVE1和第二從鎖存部SLAVE2中的柵極可以沿第一方向延伸，并可以在第一方向上彼此對齊。

第一從鎖存部SLAVE1和第二從鎖存部SLAVE2可以包括基本相同的電路。在示例實施例中，包括在第一從鎖存部SLAVE1中的柵極和包括在第二從鎖存部SLAVE2中的柵極可以相對于地線VSS對稱。

輸出部OUTPUT可以形成為與從部SLAVE的右側相鄰。

第一輸出部OUT1可以形成在第一區(qū)域中，第二輸出部OUT2可以形成在第二區(qū)域中。第一輸出部OUT1和第二輸出部OUT2可以在第一方向上彼此對齊。

多路復用部MUX可以形成為與主部MASTER的左側相鄰。

第一多路復用部MUX1可以形成在第一區(qū)域中，第二多路復用部MUX2可以形成在第二區(qū)域中。第一多路復用部MUX1和第二多路復用部MUX2可以在第一方向上彼此對齊。

圖5是示出圖1和圖2中的多位觸發(fā)器電路的部件的布置的示例性框圖。圖6是示出根據圖5的布置的多位觸發(fā)器電路的一部分的示例性布局。

在圖2和圖6中，可以將相同的附圖標記賦予到對應晶體管的相同元件。

參照圖5和圖6，觸發(fā)器電路可以形成在基底的第一區(qū)域和第二區(qū)域中。觸發(fā)器電路可以在第一區(qū)域和第二區(qū)域中包括輸入部INPUT、多路復用部MUX、主部MASTER、從部SLAVE和輸出部OUTPUT，它們可以在第二方向上從左至右按照此順序布置，如參照圖3所示。然而，VDD線和地線的位置可以與圖3的觸發(fā)器電路的VDD線和地線的位置不同。

具體地，第一區(qū)域可以包括第一有源區(qū)100a和第二有源區(qū)102a，第二區(qū)域可以包括第三有源區(qū)104a和第四有源區(qū)106a。

在示例實施例中，第一地線VSS1可以形成在第一區(qū)域的上部處。第一地線VSS1可以形成為在第一方向上與第一有源區(qū)100a的上部相鄰。第一地線VSS1可以沿第二方向延伸到第一區(qū)域的兩個邊緣部分。形成在第一區(qū)域中的第一電路可以經由第一地線VSS1連接到地平面。

在示例實施例中，用于供應電源電壓的VDD線可以形成在第一區(qū)域和第二區(qū)域之間。VDD線可以形成在第二有源區(qū)102a和第三有源區(qū)104a之間。VDD線可以沿第二方向延伸到第一區(qū)域和第二區(qū)域的兩個邊緣部分。電源電壓可以經由VDD線供應到形成在第一區(qū)域中的第一電路和形成在第二區(qū)域中的第二電路。

在示例實施例中，第二地線VSS2可以形成在第二區(qū)域的下部處。第二地線VSS2可以形成為與第四有源區(qū)106a的在第一方向上的下部相鄰。第二地線VSS2可以沿第二方向延伸到第二區(qū)域的兩個邊緣部分。形成在第二區(qū)域中的第二電路可以經由第二地線VSS2連接到地平面。

根據地線VSS1和VSS2以及VDD線的位置，可以改變包括在第一電路和第二電路中的NMOS晶體管和PMOS晶體管的位置。即，PMOS晶體管可以形成為與VDD線相鄰，NMOS晶體管可以形成為與第一地線VSS1或第二地線VSS2相鄰。

參照圖6，NMOS晶體管可以形成在第一有源區(qū)100a和第四有源區(qū)106a上。PMOS晶體管可以形成在第二有源區(qū)102a和第三有源區(qū)104a上。因此，在第一有源區(qū)100a和第四有源區(qū)106a中，晶體管的溝道區(qū)可以摻雜有p型雜質，晶體管的源區(qū)/漏區(qū)可以摻雜有n型雜質。在第二有源區(qū)102a和第三有源區(qū)104a中，晶體管的溝道區(qū)可以摻雜有n型雜質，晶體管的源區(qū)/漏區(qū)可以摻雜有p型雜質。

在示例實施例中，包括在輸入部INPUT和多路復用部MUX中的第一至第十二柵極110、112、114、116、118、120、122、124、126、128、130和132可以與參照圖4示出的第一至第十二柵極110、112、114、116、118、120、122、124、126、128、130和132基本相同。然而，可以使有源區(qū)上的晶體管的導電性反向，可以改變布線的布置。晶體管可以經由布線彼此電連接，使得可以形成圖2中所示的電路。

SE反相器和CK反相器可以形成在輸入部INPUT中，并可以在第一方向上對齊。因此，SE反相器和CK反相器中的每個可以沿第二方向形成在等于或小于大約1.5CPP的區(qū)域之內。

在示例實施例中，SE反相器的P1可以形成在第二有源區(qū)102a上。P1的第一P源區(qū)和第一布線140a可以電連接到VDD線。雜質區(qū)和第一三態(tài)緩沖器的可被施加有電源電壓的布線也可以分別用作SE反相器的第一P源區(qū)和第一布線140a。

在示例實施例中，CK反相器的P2可以形成在第三有源區(qū)104a上。P2的第二P源區(qū)和第五布線150a可以電連接到VDD線。PMOS晶體管的雜質區(qū)和第一三態(tài)緩沖器的可被施加有電源電壓的布線也可以分別用作SE反相器的第二P源區(qū)和第五布線150a。

SE反相器可以包括用于輸入第一SE信號的第三布線144和用于輸出可作為反相的第一SE信號的第二SE信號SEN的第四布線146。第三布線144和第四布線146可以與參照圖4示出的第三布線144和第四布線146基本相同。

CK反相器可以包括用于輸入第一時鐘信號的第七布線154和用于輸出可作為反相的第一時鐘信號的第二時鐘信號CKN的第八布線156。第七布線154和第八布線156可以與參照圖4示出的第七布線154和第八布線156基本相同。

圖7是示出圖1中的多位觸發(fā)器電路的部件的布置的示例性框圖。圖8是示出根據圖7的布置的多位觸發(fā)器電路的輸入部和多路復用部的等效電路圖。圖9是示出根據圖7的布置的多位觸發(fā)器電路的一部分的示例性布局。

參照圖7和圖8，觸發(fā)器電路可以形成在基底的第一區(qū)域和第二區(qū)域中。觸發(fā)器電路可以在第一區(qū)域和第二區(qū)域中包括輸入部INPUT、多路復用部MUX、主部MASTER、從部SLAVE和輸出部OUTPUT，它們可以在第二方向上從左至右按照此順序布置，如參照圖3所示。然而，CK反相器的位置和SE反相器的位置可以與圖3的觸發(fā)器電路的CK反相器和SE反相器的位置不同。具體地，CK反相器可以形成在第一區(qū)域中，SE反相器可以形成在第二區(qū)域中。

參照圖7、圖8和圖9，第一多路復用部的第一三態(tài)緩沖器TI0可以形成為與CK反相器12相鄰。第二多路復用部的第三三態(tài)緩沖器TI2可以形成為與SE反相器10相鄰。

因此，雜質區(qū)和第一三態(tài)緩沖器的可被施加有電源電壓的布線也可以分別用作CK反相器12的第二P源區(qū)和第五布線150b。雜質區(qū)和第三三態(tài)緩沖器的可被施加有電源電壓的布線也可以分別用作SE反相器10的第一P源區(qū)和第一布線140b。

在示例實施例中，基底的第一至第四有源區(qū)100、102、104和106可以與參照圖4示出的第一至第四有源區(qū)100、102、104和106基本相同。此外，第一至第十二柵極110、112、114、116、118、120、122、124、126、128、130和132可以與參照圖4示出的第一至第十二柵極110、112、114、116、118、120、122、124、126、128、130和132基本相同。

CK反相器12和SE反相器10可以在第一方向上對齊。因此，SE反相器10和CK反相器12中的每個可以沿第二方向形成在等于或小于大約1.5CPP的區(qū)域之內。

在示例實施例中，SE反相器10的P1和N1可以形成在第四有源區(qū)106和第三有源區(qū)104上。CK反相器的P2和N2可以形成在第一有源區(qū)100和第二有源區(qū)102上。包括在多路復用部MUX中的晶體管可以與參照圖4示出的包括在多路復用部MUX中的晶體管基本相同。

可以形成通過其可將第二區(qū)域中的SE反相器的輸出信號傳遞到N9的第七柵極和P8的第十柵極128的布線216a?？梢孕纬赏ㄟ^其可將第二區(qū)域中的SE反相器的輸出信號傳遞到N5的第七柵極122和P4的第四柵極116的布線206a。在這種情況下，N9和N5可以共享第七柵極122，SE反相器的輸出信號可以經由第七柵極122輸入到P4的第四柵極116。

圖10是示出圖1和圖8中的多位觸發(fā)器電路的部件的布置的示例性框圖。圖11是示出根據圖10的布置的多位觸發(fā)器電路的一部分的示例性布局。

在圖8和圖11中，可以將相同的附圖標記賦予到對應晶體管的相同元件。

參照圖10和圖11，觸發(fā)器電路可以形成在基底的第一區(qū)域和第二區(qū)域中。觸發(fā)器電路可以在第一區(qū)域和第二區(qū)域中包括輸入部INPUT、多路復用部MUX、主部MASTER、從部SLAVE和輸出部OUTPUT，它們可以在第二方向上從左至右按照此順序布置，如參照圖7所示。然而，VDD線和地線的位置可以與圖7的觸發(fā)器電路的VDD線和地線的位置不同。

具體地，第一區(qū)域可以包括第一有源區(qū)100a和第二有源區(qū)102a，第二區(qū)域可以包括第三有源區(qū)104a和第四有源區(qū)106a。

在示例實施例中，第一地線VSS1可以形成在第一區(qū)域的上部處。第一地線VSS1可以形成為與第一有源區(qū)100a的在第一方向上的上部相鄰。

在示例實施例中，用于供應電源電壓的VDD線可以形成在第一區(qū)域和第二區(qū)域之間。VDD線可以形成在第二有源區(qū)102a和第三有源區(qū)104a之間。電源電壓可以經由VDD線供應到形成在第一區(qū)域中的第一電路和形成在第二區(qū)域中的第二電路。

在示例實施例中，第二地線VSS2可以形成在第二區(qū)域的下部處。第二地線可以形成為與第四有源區(qū)106a的在第一方向上的下部相鄰。形成在第二區(qū)域中的第二電路可以經由第二地線VSS2連接到地平面。

根據地線VSS1和VSS2以及VDD線的位置，可以改變包括在第一電路和第二電路中的NMOS晶體管和PMOS晶體管的位置。即，PMOS晶體管可以形成為與VDD線相鄰，NMOS晶體管可以形成為與第一地線VSS1或第二地線VSS2相鄰。

參照圖11，NMOS晶體管可以形成在第一有源區(qū)100a和第四有源區(qū)106a上。PMOS晶體管可以形成在第二有源區(qū)102a和第三有源區(qū)104a上。因此，在第一有源區(qū)100a和第四有源區(qū)106a中，晶體管的溝道區(qū)可以摻雜有p型雜質，晶體管的源區(qū)/漏區(qū)可以摻雜有n型雜質。在第二有源區(qū)102a和第三有源區(qū)104a中，晶體管的溝道區(qū)可以摻雜有n型雜質，晶體管的源區(qū)/漏區(qū)可以摻雜有p型雜質。

在示例實施例中，包括在輸入部INPUT和多路復用部MUX中的第一至第十二柵極110、112、114、116、118、120、122、124、126、128、130和132可以與參照圖9示出的第一至第十二柵極110、112、114、116、118、120、122、124、126、128、130和132基本相同。然而，可以使有源區(qū)上的晶體管的導電性反向，因此，可以改變布線的布置。即，晶體管可以經由布線彼此電連接，使得可以形成圖8中所示的電路。

SE反相器和CK反相器可以形成在輸入部INPUT中，并可以在第一方向上對齊。因此，SE反相器和CK反相器中的每個可以沿第二方向形成在等于或小于大約1.5CPP的區(qū)域之內。

在示例實施例中，CK反相器的P2可以形成在第二有源區(qū)102a上。P2的第二P源區(qū)和第五布線150a可以電連接到VDD線。雜質區(qū)和第一三態(tài)緩沖器的可被施加有電源電壓的布線也可以分別用作CK反相器的第二P源區(qū)和第五布線150a。

在示例實施例中，SE反相器的P1可以形成在第三有源區(qū)104a上。P1的第一P源區(qū)和第一布線140a可以電連接到VDD線。雜質區(qū)和第三三態(tài)緩沖器的可被施加有電源電壓的布線也可以分別用作SE反相器的第一P源區(qū)和第一布線140a。

在示例實施例中，單元觸發(fā)器電路可以被設計為處理三位或更多位。

在用于處理多位的單元觸發(fā)器電路中，SE反相器和CK反相器可以在第一方向上對齊。因此，SE反相器和CK反相器中的每個可以沿第二方向形成在等于或小于大約1.5CPP的區(qū)域之內。雜質區(qū)和CK反相器與SE反相器的可被施加有電源電壓的布線也可以分別用作雜質區(qū)和多路復用部MUX的可被施加有電源電壓的布線。

圖12是示出三位觸發(fā)器電路的示例性框圖。

參照圖12，可以在單元觸發(fā)器電路的輸入部INPUT中形成三個反相器。因此，可以在輸入部INPUT中形成一個SE反相器、一個CK反相器和一個額外的反相器?？梢赃M一步形成SE反相器和CK反相器中的一個。

在示例實施例中，可以在輸入部INPUT中形成一個SE反相器和兩個CK反相器。如圖12中所示，例如，SE反相器SE INV可以形成在第一區(qū)域上，第一CK反相器CK1INV和第二CK反相器CK2INV可以分別形成在第二區(qū)域和第三區(qū)域上。反相器的布置可以不限制于此，可以在輸入部INPUT中改變SE反相器、第一CK反相器和第二CK反相器的布置。

圖13是示出四位觸發(fā)器電路的示例性框圖。

參照圖13，可以在單元觸發(fā)器電路的輸入部中形成四個反相器。因此，可以在輸入部INPUT中形成一個SE反相器、一個CK反相器和兩個額外的反相器?？梢赃M一步形成SE反相器和CK反相器中的兩個。

在示例實施例中，可以在輸入部INPUT中形成兩個SE反相器和兩個CK反相器。如圖13中所示，例如，第一SE反相器SE1INV、第一CK反相器CK1INV、第二CK反相器CK2INV和第二SE反相器SE2INV可以順序地分別形成在第一至第四區(qū)域中。反相器的布置可以不限制于此，可以在輸入部INPUT中改變第一SE反相器、第二SE反相器、第一CK反相器和第二CK反相器的布置。

在示例實施例中，在輸入部INPUT中可以形成三個SE反相器和一個CK反相器。然而，反相器的布置可以不限制于此。

在示例實施例中，在輸入部中可以形成一個SE反相器和三個CK反相器。然而，反相器的布置可以不限制于此。

在上述的半導體集成電路中，SE反相器和CK反相器可以在第一方向上對齊。因此，半導體集成電路可以具有高度的集成，并可以用在移動裝置中。

由于在領域中是傳統(tǒng)的，所以可以依據執(zhí)行所描述的功能或函數的塊來描述或示出實施例。在這里可以被稱作單元或模塊等的這些塊，由諸如邏輯門、集成電路、微處理器、微控制器、存儲器電路、無源電子組件、有源電子組件、光學組件和固定電路(hardwired circuit)等的模擬和/或數字電路來物理地實現，并可以可選擇地由固件和/或軟件驅動。例如，電路可以以一個或更多個半導體芯片或者在諸如印刷電路板等的基底支撐物上以一個或更多個半導體芯片來呈現。構成塊的電路可以由專用硬件、或由處理器(例如，一個或更多個已編程的微處理器和相關電路)、或由執(zhí)行塊的一些功能的專用硬件與執(zhí)行塊的其他功能的處理器的組合來實現。在不脫離本公開的范圍的情況下，實施例的每個塊可以物理地分離為兩個或更多個相互作用且獨立的塊。同樣，在不脫離本公開的范圍的情況下，實施例的塊可以物理地組合為更多個復雜的塊。