本發(fā)明涉及一種減小環(huán)路鎖定時間的鎖相環(huán)(PLL)電路，屬于集成電路技術(shù)領(lǐng)域。

背景技術(shù)：

PLL(全稱：Phase-Locked Loop)是一種反饋控制電路，簡稱鎖相環(huán)。在FPGA芯片中主要是用于時鐘去歪斜、頻率合成、粗粒度相移和占空比編程功能。PLL電路主要是由鑒相器(PFD)、電荷泵(CP)、濾波器(LF)、壓控振蕩器(VCO)、分頻器以及相位鎖定檢測電路(Lock Detect)構(gòu)成。

在PLL環(huán)路中，電荷泵是PLL環(huán)路中最重要的部件之一，它直接影響著PLL性能。在PLL環(huán)路參數(shù)中，電荷泵的輸出電流與環(huán)路的帶寬成正比，而PLL環(huán)路的鎖定時間又與環(huán)路帶寬成反比，所以通過增加電荷泵的輸出電流可以減小PLL鎖定所需的時間。但是輸出電流的增加同樣會使環(huán)路的帶寬增大，這會使環(huán)路對輸入時鐘的噪聲的抑制能力減弱。

對于傳統(tǒng)的PLL電路，電荷泵的輸出電流一般是固定的，因而鎖定時間也比較固定。申請?zhí)枮?01310013696.7的專利“一種快速鎖定的鎖相環(huán)”中，提供了一種加速PLL鎖定的技術(shù)是從改變鎖定時電壓方面入手，通過減小未鎖定時電壓與鎖定時電壓的差距來減小鎖定時間，這種方法的控制電路比較復(fù)雜，對原有電路結(jié)構(gòu)改變比較大，因而帶來的風(fēng)險也較大。

技術(shù)實現(xiàn)要素：

本發(fā)明所解決的技術(shù)問題在于提供一種減小環(huán)路鎖定時間的鎖相環(huán)電路，通過增加PLL鎖定過程中電荷泵的輸出電流，來減小PLL環(huán)路鎖定所需要的時間，并且不會改變PLL鎖定后環(huán)路系統(tǒng)的帶寬以及對噪聲的抑制能力。

本發(fā)明的技術(shù)方案為：所述減小環(huán)路鎖定時間的鎖相環(huán)電路包括依次連接的鑒相器、電荷泵、濾波器、壓控振蕩器，壓控振蕩器的輸出端再經(jīng)過分頻器輸出反饋時鐘信號CLKFB到鑒相器的輸入端以及相位鎖定檢測電路的輸入端，所述鑒相器的輸入端和相位鎖定檢測電路的輸入端還連接外部輸入時鐘信號CLKIN，相位鎖定檢測電路輸出鎖定檢測輸出信號Lock，鎖相環(huán)未鎖定時信號Lock為低電平，鎖相環(huán)鎖定后信號Lock為高電平；所述鑒相器的輸出端以及相位鎖定檢測電路的輸出端連接到加速控制電路的輸入端，加速控制電路的輸出端連接所述電荷泵的輸入端；所述電荷泵中包括兩種電流源，并分別由兩個控制電路來控制輸出：一種電流源是由鑒相器的輸出信號直接控制，另一種電流源是由鑒相器的輸出信號以及相位鎖定檢測電路輸出的信號Lock共同控制；在鎖相環(huán)鎖定的過程中開啟由信號Lock參與控制的電流源來增加電荷泵的輸出電流，使鎖相環(huán)的環(huán)路帶寬增加從而減小環(huán)路鎖定所需的時間；當(dāng)鎖相環(huán)鎖定后，信號Lock參與控制的電流源關(guān)閉。

具體的，所述電荷泵有四個輸入控制信號，分別是由鑒相器輸出的向上脈沖信號up、向下脈沖信號down，以及由加速控制模塊輸出的向上脈沖信號up_fast、向下脈沖信號down_fast，其中向上脈沖信號up和up_fast控制電荷泵進行充電，向下脈沖信號down和down_fast控制電荷泵進行放電；所述加速控制電路有三個輸入信號，分別是由鑒相器輸出的向上脈沖信號up、向下脈沖信號down，以及相位鎖定檢測電路輸出的信號Lock，當(dāng)輸入信號up為低電平且信號Lock為低電平時，信號up_fast輸出低電平；當(dāng)信號up為高電平或信號Lock為高電平，信號up_fast輸出高電平；當(dāng)輸入信號down為高電平且信號Lock為低電平時，信號down_fast輸出為高電平；當(dāng)信號down為低電平或信號Lock為高電平，信號down_fast輸出低電平。

具體的，所述加速控制電路可以包括三個非門T1、T2和T3，一個與非門T4和一個或非門T5，非門T1的輸入端連接信號up，非門T2的輸入端連接信號Lock，非門T3的輸入端連接信號down，非門T1輸出端和非門T2輸出端連接與非門T4的輸入端，與非門T4輸出信號up_fast，或非門T5的輸入端連接非門T3的輸出端和信號Lock，或非門T5輸出信號down_fast。

具體的，所述電荷泵包括P電流源和N電流源，所述P電流源包括PMOS管P1和P2，N電流源包括NMOS管N1和N2，P電流源的基準(zhǔn)電流由鏡像偏置電路Pbias提供，N電流源的基準(zhǔn)電流由鏡像偏置電路Nbias提供；PMOS管P1和P2源極均連接電源VCC，PMOS管P1和P2柵極均連接鏡像偏置電路Pbias，PMOS管P1漏極連接PMOS開關(guān)管KP1源極，PMOS管P2漏極連接PMOS開關(guān)管KP2源極，NMOS管N1和N2源極均接地GND，NMOS管N1和N2柵極均連接鏡像偏置電路Nbias，NMOS管N1漏極連接NMOS開關(guān)管KN1源極，NMOS管N2漏極連接NMOS開關(guān)管KN2源極，開關(guān)管KP1柵極、KN1柵極、KP2柵極、KN2柵極分別連接信號up、down、up_fast和down_fast，開關(guān)管KP1漏極、KN1漏極、KP2漏極、KN2漏極連接在一起并連接到濾波器的輸入端。

在鎖相環(huán)系統(tǒng)環(huán)路鎖定的過程中，相位鎖定檢測電路的輸出信號Lock一直為低電平，開關(guān)管KN1、KN2、KP1、KP2只由信號up、down控制，PMOS管P1與P2所構(gòu)成的P電流源、NMOS管N1與N2所構(gòu)成的N電流源同步工作，電荷泵的輸出電流將增加，從而鎖相環(huán)的鎖定速度加快；當(dāng)鎖相環(huán)鎖定后，相位鎖定檢測電路的輸出信號Lock由低電平跳變?yōu)楦唠娖剑_關(guān)管KP2、KN2關(guān)閉，PMOS管P2、NMOS管N2所構(gòu)成的電流源與主電路斷開，電路中只有PMOS管P1、NMOS管N1所構(gòu)成的電流源工作，電荷泵輸出電流恢復(fù)原始設(shè)計值。

本發(fā)明在PLL系統(tǒng)鎖定的過程中開啟由Lock信號控制的電流源部分來增加電荷泵的輸出電流，提高壓控振蕩器(VCO)控制電壓的響應(yīng)速度、增加環(huán)路帶寬來減小環(huán)路鎖定所需的時間，從而實現(xiàn)PLL系統(tǒng)的快速鎖定。PLL鎖定后，Lock控制的電流源關(guān)閉，電荷泵輸出電流減小，從而調(diào)回PLL系統(tǒng)環(huán)路的指標(biāo)參數(shù)，如帶寬、噪聲等性能參數(shù)。與現(xiàn)有技術(shù)相比，本發(fā)明具有以下有益效果：

1、本發(fā)明只需對電荷泵電路做稍許改動，對常見的電荷泵PLL電路通用；只需要額外加入簡單的控制電路，因此對原有電路的改動小，便于實現(xiàn)；

2、本發(fā)明能夠降低PLL系統(tǒng)的鎖定時間；且PLL鎖定后，不影響PLL的性能指標(biāo)。

附圖說明

圖1是傳統(tǒng)PLL電路結(jié)構(gòu)框圖。

圖2是本發(fā)明的PLL電路結(jié)構(gòu)框圖。

圖3是本發(fā)明的電荷泵電路輸入輸出情況示意圖。

圖4是本發(fā)明的加速控制電路的結(jié)構(gòu)圖。

圖5是本發(fā)明的具體電荷泵電路結(jié)構(gòu)圖。

具體實施方式

下面詳細描述本發(fā)明的實施方式，所述實施方式的示例在附圖中示出。下面通過參考附圖描述的實施方式是示例性的，僅用于解釋本發(fā)明，而不能解釋為對本發(fā)明的限制。

圖1為傳統(tǒng)PLL電路結(jié)構(gòu)框圖，圖2是本發(fā)明的PLL電路結(jié)構(gòu)框圖。如圖2所示，本發(fā)明的PLL環(huán)路模塊與普通的PLL系統(tǒng)環(huán)路基本一樣，由鑒相器PFD、電荷泵CP、濾波器LF、壓控振蕩器VCO、相位鎖定檢測電路Lock Detect以及分頻器構(gòu)成，不同之處是在Lock Detect模塊與電荷泵之間增加了一個加速控制電路。所述鑒相器、電荷泵、濾波器、壓控振蕩器依次連接，壓控振蕩器的輸出端再經(jīng)過分頻器輸出反饋時鐘信號CLKFB到鑒相器的輸入端以及相位鎖定檢測電路的輸入端，所述鑒相器的輸入端和相位鎖定檢測電路的輸入端還連接外部輸入時鐘信號CLKIN，相位鎖定檢測電路輸出鎖定檢測輸出信號Lock，鎖相環(huán)未鎖定時信號Lock為低電平，鎖相環(huán)鎖定后信號Lock為高電平，所述鑒相器的輸出端以及相位鎖定檢測電路的輸出端連接到加速控制電路的輸入端，加速控制電路的輸出端連接所述電荷泵的輸入端。

普通PLL電路中由于帶寬、噪聲以及穩(wěn)定性的限制，電荷泵輸出電流較小，因而鎖定時間比較長；而采用本發(fā)明的PLL電路結(jié)構(gòu)，可以減小PLL鎖定所需要的時間。本發(fā)明通過增加電荷泵輸出電流大小來減小PLL鎖定所需要的時間。其中，電荷泵CP的電流源分為兩部分，并分別由兩種控制電路分別控制輸出：一部分是由鑒相器的輸出信號控制輸出，另一部分是由Lock信號和鑒相器的輸出信號共同決定輸出與否。在PLL電路鎖定的過程中開啟由Lock信號控制的電流源部分來增加CP的輸出電流，從而提高壓控振蕩器VCO控制電壓的相應(yīng)速度來減小環(huán)路鎖定所需的時間；當(dāng)PLL鎖定后，Lock控制的電流源部分與CP電路斷開。

如圖3、4、5所示，電荷泵有四個輸入控制信號：向上脈沖信號up、向下脈沖信號down、向上脈沖信號up_fast以及向下脈沖信號down_fast；其中信號up、down為鑒相器的輸出，信號up_fast、down_fast是加速控制模塊的輸出信號，它們控制著電荷泵的充、放電。所述加速控制電路有三個輸入信號，分別是由鑒相器輸出的信號up、信號down，以及相位鎖定檢測電路輸出的信號Lock，當(dāng)輸入信號up為低電平且信號Lock為低電平時，信號up_fast輸出低電平；當(dāng)信號up為高電平或信號Lock為高電平，信號up_fast輸出高電平；當(dāng)輸入信號down為高電平且信號Lock為低電平時，信號down_fast輸出為高電平；當(dāng)信號down為低電平或信號Lock為高電平，信號down_fast輸出低電平。

圖4是一種簡單的實現(xiàn)方式，該加速控制電路包括三個非門T1、T2和T3，一個與非門T4和一個或非門T5，非門T1的輸入端連接信號up，非門T2的輸入端連接信號Lock，非門T3的輸入端連接信號down，非門T1輸出端和非門T2輸出端連接與非門T4的輸入端，與非門T4輸出信號up_fast，或非門T5的輸入端連接非門T3的輸出端和信號Lock，或非門T5輸出信號down_fast。

如圖5所示，所述電荷泵包括P電流源和N電流源，所述P電流源包括PMOS管P1和P2，N電流源包括NMOS管N1和N2，P電流源的基準(zhǔn)電流由鏡像偏置電路Pbias提供，N電流源的基準(zhǔn)電流由鏡像偏置電路Nbias提供；PMOS管P1和P2源極均連接電源VCC，PMOS管P1和P2柵極均連接鏡像偏置電路Pbias，PMOS管P1漏極連接PMOS開關(guān)管KP1源極，PMOS管P2漏極連接PMOS開關(guān)管KP2源極，NMOS管N1和N2源極均接地GND，NMOS管N1和N2柵極均連接鏡像偏置電路Nbias，NMOS管N1漏極連接NMOS開關(guān)管KN1源極，NMOS管N2漏極連接NMOS開關(guān)管KN2源極，開關(guān)管KP1柵極、KN1柵極、KP2柵極、KN2柵極分別連接信號up、down、up_fast和down_fast，開關(guān)管KP1漏極、KN1漏極、KP2漏極、KN2漏極連接在一起并連接到濾波器的輸入端。

圖5的電荷泵中，PMOS管P1和P2，NMOS管N1和N2作為電流源，PMOS管KP1和KP2、NMOS管KN1和KN2作為MOS開關(guān)。電流源P1、N1通過MOS開關(guān)KP1、KN1接入電荷泵電路，其電流大小根據(jù)環(huán)路參數(shù)設(shè)定；電流源P2、N2通過MOS開關(guān)KP2、KN2與主電路相連。

在PLL系統(tǒng)環(huán)路鎖定的過程中，Lock Detect的輸出信號Lock一直為低電平，MOS開關(guān)KN1、KN2、KP1、KP2只由信號up、down控制，電流源P1與P2、N1與N2同步工作，電荷泵的輸出電流將增加，從而PLL的鎖定速度加快。當(dāng)PLL電路鎖定后，Lock Detect的輸出信號Lock由低電平跳變?yōu)楦唠娖?，MOS開關(guān)KP2、KN2關(guān)閉，電流源P2、N2與主電路斷開，電路中只有電流源P1、N1工作，電荷泵輸出電流恢復(fù)原始設(shè)計值。這樣，在PLL未鎖定時電荷泵輸出電流增加，鎖定后輸出電流減小并恢復(fù)環(huán)路的設(shè)計值，即在不影響PLL電路鎖定狀態(tài)下電路的帶寬、穩(wěn)定性以及抗噪能力下，來實現(xiàn)PLL鎖定時間的減小。

以上所述僅是本發(fā)明的部分實施方式，應(yīng)當(dāng)指出，對于本技術(shù)領(lǐng)域的普通技術(shù)人員來說，在不脫離本發(fā)明原理的前提下，還可以做出若干改進，這些改進應(yīng)視為本發(fā)明的保護范圍。