技術(shù)編號(hào):11959117
提示:您尚未登錄,請(qǐng)點(diǎn) 登 陸 后下載,如果您還沒(méi)有賬戶請(qǐng)點(diǎn) 注 冊(cè) ,登陸完成后,請(qǐng)刷新本頁(yè)查看技術(shù)詳細(xì)信息。本發(fā)明涉及一種減小環(huán)路鎖定時(shí)間的鎖相環(huán)(PLL)電路,屬于集成電路技術(shù)領(lǐng)域。背景技術(shù)PLL(全稱:Phase-LockedLoop)是一種反饋控制電路,簡(jiǎn)稱鎖相環(huán)。在FPGA芯片中主要是用于時(shí)鐘去歪斜、頻率合成、粗粒度相移和占空比編程功能。PLL電路主要是由鑒相器(PFD)、電荷泵(CP)、濾波器(LF)、壓控振蕩器(VCO)、分頻器以及相位鎖定檢測(cè)電路(LockDetect)構(gòu)成。在PLL環(huán)路中,電荷泵是PLL環(huán)路中最重要的部件之一,它直接影響著PLL性能。在PLL環(huán)路參數(shù)中,電荷泵的輸出電流...
注意:該技術(shù)已申請(qǐng)專利,請(qǐng)尊重研發(fā)人員的辛勤研發(fā)付出,在未取得專利權(quán)人授權(quán)前,僅供技術(shù)研究參考不得用于商業(yè)用途。
該專利適合技術(shù)人員進(jìn)行技術(shù)研發(fā)參考以及查看自身技術(shù)是否侵權(quán),增加技術(shù)思路,做技術(shù)知識(shí)儲(chǔ)備,不適合論文引用。
該類技術(shù)注重原理思路,無(wú)完整電路圖,適合研究學(xué)習(xí)。