本發(fā)明涉及集成電路設(shè)計(jì)低功耗技術(shù)領(lǐng)域，尤其是基于在線時(shí)序監(jiān)測(cè)的自適應(yīng)電壓頻率調(diào)節(jié)技術(shù)領(lǐng)域。

背景技術(shù)：
隨著集成電路技術(shù)的飛速發(fā)展，先進(jìn)制造工藝步入納米時(shí)代，SoC(SystemonChip)芯片的功能越來(lái)越強(qiáng)大，高性能和低功耗始終是兩大追求目標(biāo)，而這兩個(gè)指標(biāo)又是互相牽制的，單純追求低功耗會(huì)導(dǎo)致性能的巨大惡化。研究發(fā)現(xiàn)，先進(jìn)工藝下電路的最低能耗點(diǎn)一般處于亞閾值區(qū)，而電路的最高能效則處于近閾值區(qū)，電源電壓從常壓區(qū)(又稱超閾值區(qū)，STC)下降到近閾值直至亞閾值時(shí)，電路延時(shí)持續(xù)增加，至近閾值和亞閾值區(qū)時(shí)呈現(xiàn)指數(shù)下降，而能效則呈現(xiàn)先增后減的趨勢(shì)，其中近閾值區(qū)能效最好。為了能夠同時(shí)兼顧能效和性能需求，寬電壓范圍(Widevoltagerange)電路得到了廣泛關(guān)注，它通常涵蓋近/亞閾值區(qū)至常規(guī)電壓區(qū)，可以在寬電壓范圍內(nèi)進(jìn)行切換，以便在滿足芯片不同負(fù)載下的高性能或高能效需求。然而，近閾值寬電壓SoC電路目前仍然存在重要的未解決問(wèn)題：在常規(guī)電壓區(qū)，由于工藝尺寸的的持續(xù)縮小引發(fā)的PVT(Process,Voltage,Temperature)偏差問(wèn)題，導(dǎo)致傳統(tǒng)的VLSI設(shè)計(jì)中需要預(yù)留一定的時(shí)序余量以滿足最壞情況下的時(shí)序約束。然而，進(jìn)入近閾值電壓區(qū)，PVT偏差對(duì)電路延時(shí)的影響更大，導(dǎo)致實(shí)際電路除了由于電壓下降本身帶來(lái)的性能降低(一般為常規(guī)電壓的1/10)外，路徑延時(shí)的偏差也成倍增加。從而在近閾值寬電壓的設(shè)計(jì)中需要預(yù)留較傳統(tǒng)設(shè)計(jì)更大的時(shí)序余量來(lái)應(yīng)對(duì)近閾值下的時(shí)序偏差問(wèn)題，而這些時(shí)序余量會(huì)導(dǎo)致電路的工作電壓或頻率過(guò)于保守，甚至抵消寬電壓帶來(lái)的能效收益。在線監(jiān)測(cè)技術(shù)可以利用片上監(jiān)控單元監(jiān)測(cè)關(guān)鍵路徑時(shí)序，并實(shí)時(shí)調(diào)節(jié)芯片的電壓、頻率，成為攻克寬電壓設(shè)計(jì)瓶頸的有力手段。在線時(shí)序監(jiān)測(cè)技術(shù)主要可以分為出錯(cuò)改錯(cuò)型和時(shí)序預(yù)測(cè)型兩類(lèi)。其中，時(shí)序錯(cuò)誤預(yù)測(cè)型監(jiān)測(cè)單元由于不需要額外增加系統(tǒng)級(jí)的恢復(fù)機(jī)制而具有優(yōu)勢(shì)，通過(guò)在關(guān)鍵的數(shù)據(jù)路徑上人為的添加額外的延遲，來(lái)預(yù)測(cè)電路可能的時(shí)序緊張，從而可以提前進(jìn)行電壓、頻率調(diào)節(jié)，防止真正出錯(cuò)引入的恢復(fù)開(kāi)銷(xiāo)。在面向超寬電壓調(diào)節(jié)時(shí)，由于低電壓下延時(shí)變化受到各種偏差的影響更大，普通的在線監(jiān)測(cè)單元面臨著無(wú)法覆蓋住偏差的問(wèn)題。此外，由于低電壓下各種更大的偏差導(dǎo)致監(jiān)測(cè)單元的監(jiān)測(cè)窗口需要預(yù)留得更大，這樣會(huì)使普通的監(jiān)測(cè)單元在設(shè)計(jì)時(shí)會(huì)加入更多的延時(shí)單元來(lái)確保監(jiān)測(cè)窗口足夠大，這就會(huì)導(dǎo)致更多的面積和功耗開(kāi)銷(xiāo)，從而降低在線時(shí)序監(jiān)測(cè)技術(shù)的收益。因此，設(shè)計(jì)更小面積、更低功耗的在線監(jiān)測(cè)單元十分必要。

技術(shù)實(shí)現(xiàn)要素：
發(fā)明目的：針對(duì)上述寬電壓集成電路的基于在線時(shí)序監(jiān)測(cè)的自適應(yīng)電壓調(diào)節(jié)系統(tǒng)的監(jiān)測(cè)單元所存在的問(wèn)題和不足，本發(fā)明的目的是設(shè)計(jì)一種超寬電壓下能夠有效監(jiān)測(cè)電路時(shí)序的監(jiān)測(cè)單元，相比普通監(jiān)測(cè)單元，其面積更小，功耗更低，為此本發(fā)明還針對(duì)此監(jiān)測(cè)單元提供了一種控制電路從而更加有效的實(shí)現(xiàn)在線時(shí)序監(jiān)測(cè)。技術(shù)方案為了實(shí)現(xiàn)上述發(fā)明目的，本發(fā)明設(shè)計(jì)了一種面向超寬電壓的新型在線監(jiān)測(cè)單元及其控制電路。監(jiān)測(cè)單元的作用是監(jiān)測(cè)關(guān)鍵路徑末端寄存器的數(shù)據(jù)傳輸情況，當(dāng)電路時(shí)序緊張時(shí)，數(shù)據(jù)會(huì)在靠近時(shí)鐘上升沿時(shí)才到達(dá)，甚至在上升沿之后到達(dá)而引發(fā)時(shí)序錯(cuò)誤，通過(guò)監(jiān)測(cè)關(guān)鍵路徑末端寄存器在時(shí)鐘高電平期間的數(shù)據(jù)跳變情況來(lái)確定電路的時(shí)序是否緊張，當(dāng)在時(shí)鐘高電平期間數(shù)據(jù)發(fā)生跳變，監(jiān)測(cè)單元發(fā)出的錯(cuò)誤預(yù)測(cè)信號(hào)為高電平。該在線監(jiān)測(cè)單元相比于傳統(tǒng)監(jiān)測(cè)單元，設(shè)計(jì)了一種數(shù)據(jù)跳變監(jiān)測(cè)器，將傳統(tǒng)監(jiān)測(cè)單元的原觸發(fā)器替換成鎖存器，由其控制電路實(shí)現(xiàn)監(jiān)測(cè)單元錯(cuò)誤預(yù)測(cè)信號(hào)的處理和控制。所述的在線監(jiān)測(cè)單元的輸入信號(hào)為時(shí)鐘信號(hào)CLK和數(shù)據(jù)輸入信號(hào)Din，輸出信號(hào)為數(shù)據(jù)輸出信號(hào)Q和錯(cuò)誤預(yù)測(cè)信號(hào)Pre_error，數(shù)據(jù)輸入信號(hào)連接到鎖存器和數(shù)據(jù)跳變監(jiān)測(cè)器的數(shù)據(jù)輸入端，時(shí)鐘輸入信號(hào)連接到鎖存器和數(shù)據(jù)跳變監(jiān)測(cè)器的時(shí)鐘輸入端，鎖存器的輸出作為監(jiān)測(cè)單元的數(shù)據(jù)輸出，數(shù)據(jù)跳變監(jiān)測(cè)器的輸出作為輸出的錯(cuò)誤預(yù)測(cè)信號(hào)。所述的在線監(jiān)測(cè)單元的數(shù)據(jù)跳變監(jiān)測(cè)器由5個(gè)NMOS管、3個(gè)PMOS管和3個(gè)反相器構(gòu)成，其中，時(shí)鐘信號(hào)CLK與PMOS管MP1的柵極連接，PMOS管MP1的源極與電源VDD相連，PMOS管MP1的漏極與PMOS管MP2的源極、PMOS管MP3的源極、NMOS管MN1的漏極、NMOS管MN4的漏極相連，同時(shí)還連接到反相器INV1的輸入端；數(shù)據(jù)輸入信號(hào)Din與PMOS管MP2和NMOS管MN2的柵極相連，同時(shí)連接到反相器INV2的輸入端，PMOS管MP2的漏極與NMOS管MN1的源極以及NMOS管MN2的漏極相連，同時(shí)與PMOS管MP3和NMOS管MN3的柵極連接，PMOS管MP3的漏極與NMOS管MN3的漏極相連，還與NMOS管MN4的柵極相連，同時(shí)連接到反相器INV3的輸入端，NMOS管MN4的源極與NMOS管MN5的漏極相連；NMOS管MN2、NMOS管MN3、NMOS管MN5的源極與地相連；反相器INV3的輸出與NMOS管MN1的柵極相連，反相器INV2的輸出與NMOS管MN5的柵極相連，反相器INV1、反相器INV2和反相器INV3的電源電壓為電源VDD，反相器INV1的輸出即為錯(cuò)誤預(yù)測(cè)信號(hào)Pre_error。所述的超寬電壓下在線監(jiān)測(cè)單元的控制電路，主要由三部分組成：N輸入的動(dòng)態(tài)或門(mén)、信號(hào)采集模塊、控制信號(hào)產(chǎn)生模塊。所述N輸入動(dòng)態(tài)或門(mén)實(shí)時(shí)收集N(N<＝10)條關(guān)鍵路徑末端的監(jiān)測(cè)單元產(chǎn)生的N個(gè)錯(cuò)誤預(yù)測(cè)(Pre_error01至Pre_errorN)信號(hào)，并對(duì)它進(jìn)行“或”操作，當(dāng)N>10時(shí)則需要多個(gè)N輸入動(dòng)態(tài)或門(mén)進(jìn)行多級(jí)“或”操作，最終產(chǎn)生一個(gè)總錯(cuò)誤預(yù)測(cè)信號(hào)(Or_error)傳輸給信號(hào)采集模塊，信號(hào)采集模塊采集到N輸入動(dòng)態(tài)或門(mén)傳輸來(lái)的總錯(cuò)誤預(yù)測(cè)信號(hào)，將它輸送給下一級(jí)電路。當(dāng)控制信號(hào)產(chǎn)生模塊收到總錯(cuò)誤預(yù)測(cè)信號(hào)(Or_error)時(shí)，立即產(chǎn)生相應(yīng)的控制開(kāi)關(guān)信號(hào)(irstn)并反饋給N輸入動(dòng)態(tài)或門(mén)，用于控制N輸入動(dòng)態(tài)或門(mén)。當(dāng)irstn為1時(shí)，N輸入動(dòng)態(tài)或門(mén)打開(kāi)，實(shí)時(shí)執(zhí)行“或”操作，當(dāng)irstn為0時(shí)，N輸入動(dòng)態(tài)或門(mén)關(guān)閉，始終輸出低電平。N輸入動(dòng)態(tài)或門(mén)由2個(gè)PMOS、N+1個(gè)NMOS和一個(gè)反相器組成，其中，NMOS管M1至NMOS管MN的柵極分別與N個(gè)錯(cuò)誤預(yù)測(cè)信號(hào)(Pre_error01～Pre_errorN)相連，NMOS管M1至NMOS管MN的源極與NMOS管M0的漏極相連，NMOS管M0的源極與地VSS連接，NMOS管M0的柵極與控制開(kāi)關(guān)信號(hào)(irstn)相連；NMOS管M1至NMOS管MN的漏極(V0)與PMOS管MP0、PMOS管MP4的漏極(V0)連接，同時(shí)漏極(V0)作為反相器INV的輸入，電源VDD與PMOS管MP0和PMOS管MP4的源極連接，PMOS管MP4的柵極與控制開(kāi)關(guān)信號(hào)(irstn)連接；反相器(INV)的輸出與PMOS管MP0的柵極連接，反相器INV的輸出即為總錯(cuò)誤預(yù)測(cè)信號(hào)(Or_error)。信號(hào)采集模塊主要由一個(gè)帶復(fù)位端的下降沿采樣觸發(fā)器構(gòu)成，觸發(fā)器(DFF1)的時(shí)鐘輸入信號(hào)為系統(tǒng)時(shí)鐘信號(hào)，復(fù)位輸入信號(hào)為系統(tǒng)復(fù)位信號(hào)，數(shù)據(jù)輸入為動(dòng)態(tài)或門(mén)的輸出信號(hào)(Or_error)，觸發(fā)器(DFF1)的輸出為總錯(cuò)誤預(yù)測(cè)信號(hào)的采樣信號(hào)(Err)，最終輸出給下一級(jí)電路?？刂菩盘?hào)產(chǎn)生模塊由一個(gè)帶復(fù)位端的下降沿采樣觸發(fā)器和一個(gè)反相器組成，動(dòng)態(tài)或門(mén)的輸出信號(hào)(Or_error)經(jīng)過(guò)一級(jí)反相器，反相器的輸出作為觸發(fā)器(DFF2)的數(shù)據(jù)輸入，觸發(fā)器(DFF2)的時(shí)鐘輸入信號(hào)為系統(tǒng)時(shí)鐘信號(hào)，復(fù)位輸入信號(hào)為系統(tǒng)復(fù)位信號(hào)，觸發(fā)器(DFF2)的輸出即為N輸入動(dòng)態(tài)或門(mén)的控制開(kāi)關(guān)信號(hào)(irstn)。有益效果：相較于普通在線監(jiān)測(cè)單元，本發(fā)明無(wú)需預(yù)留延時(shí)單元，同時(shí)將普通在線監(jiān)測(cè)單元中的原觸發(fā)器替換成鎖存器，再通過(guò)設(shè)計(jì)比普通在線監(jiān)測(cè)單元中的影子鎖存器晶體管數(shù)更少的數(shù)據(jù)跳變監(jiān)測(cè)器，最終能夠很大程度減少在線監(jiān)測(cè)單元的面積和功耗，從而提高在線監(jiān)測(cè)技術(shù)的能效收益。此外，在面向超寬電壓工作范圍時(shí)，由于本發(fā)明采用了鎖存器的方式，借助鎖存器的時(shí)間借用(Timeborrowing)特性，能夠抵抗PVT偏差導(dǎo)致的電路時(shí)序出錯(cuò)，從而實(shí)現(xiàn)時(shí)序余量的最小化，保證較高的功耗收益。附圖說(shuō)明圖1為監(jiān)測(cè)單元結(jié)構(gòu)圖圖2為控制電路結(jié)構(gòu)圖圖3為N輸入動(dòng)態(tài)或門(mén)結(jié)構(gòu)圖圖4為在線監(jiān)測(cè)單元及其控制電路應(yīng)用于時(shí)鐘門(mén)控電路系統(tǒng)圖圖5為常規(guī)電壓下監(jiān)測(cè)單元及其控制電路整體調(diào)節(jié)的效果圖圖6為低電壓下監(jiān)測(cè)單元及其控制電路整體調(diào)節(jié)的效果圖具體實(shí)施方式下面結(jié)合附圖說(shuō)明對(duì)本發(fā)明技術(shù)方案進(jìn)行詳細(xì)說(shuō)明，但是本發(fā)明的保護(hù)范圍不局限于所述實(shí)施例。如圖1所示，面向超寬電壓的在線監(jiān)測(cè)單元主要包括：一個(gè)鎖存器、一個(gè)數(shù)據(jù)跳變監(jiān)測(cè)器。當(dāng)輸入信號(hào)Din到達(dá)時(shí)間較晚，已經(jīng)超過(guò)下一個(gè)時(shí)鐘周期的上升沿時(shí)，由于原觸發(fā)器已經(jīng)替換成鎖存器，而鎖存器具有時(shí)間借用的特性，所以即使數(shù)據(jù)已經(jīng)晚于時(shí)鐘上升沿到達(dá)，正確的數(shù)據(jù)仍然可以通過(guò)鎖存器傳給下一級(jí)觸發(fā)器，因此時(shí)序仍然沒(méi)有違規(guī)。因此在線監(jiān)測(cè)單元還可以抵抗由于PVT偏差導(dǎo)致的時(shí)序出錯(cuò)。對(duì)于數(shù)據(jù)跳變監(jiān)測(cè)器，當(dāng)時(shí)鐘信號(hào)CLK為低電平時(shí)，PMOS管(MP1)導(dǎo)通，其漏極(VVDD)被電源充電至高電平，經(jīng)過(guò)反相器(INV1)反相之后輸出低電平；當(dāng)時(shí)鐘信號(hào)CLK為高電平時(shí)，PMOS管(MP1)關(guān)斷，此時(shí)：(1)當(dāng)數(shù)據(jù)信號(hào)Din保持“0”時(shí)，MOS管MP3、MN3的柵極(V1)為“1”，漏極(V2)為“0”，反相器INV3的輸出(V3)為“1”，此時(shí)當(dāng)數(shù)據(jù)信號(hào)Din從“0”跳變至“1”時(shí)，PMOS管MP2逐漸關(guān)斷，NMOS管MN2逐漸導(dǎo)通，此時(shí)由于反相器INV3的輸出(V3)為高電平，NMOS管MN1導(dǎo)通，這樣將形成一個(gè)PMOS管MP1的漏極(VVDD)經(jīng)過(guò)MOS管MP2、MN1、MN2至地VSS放電的一個(gè)通路，其儲(chǔ)存的電荷將被釋放，MOS管MP3、MN3的柵極(V1)上儲(chǔ)存的電荷也將會(huì)經(jīng)由上述通路被釋放至0，由于此時(shí)PMOS管MP3的源極(VVDD)沒(méi)有電荷，因此其漏極(V2)則因無(wú)法充電而一直保持低電平，因此反相器INV3的輸出(V3)仍保持為高電平，最終PMOS管MP1漏極儲(chǔ)存的電荷被完全釋放，經(jīng)過(guò)反相器INV1反相輸出(Pre_error)將跳變?yōu)楦唠娖剑?2)當(dāng)數(shù)據(jù)信號(hào)Din保持“1”時(shí)，PMOS管MP2關(guān)斷，MOS管MP3、MN3的柵極(V1)為“0”，漏極(V2)為“1”，反相器INV3的輸出(V3)為“0”，NMOS管MN1關(guān)斷，此時(shí)當(dāng)數(shù)據(jù)信號(hào)Din從“1”跳變至“0”時(shí)，其經(jīng)由反相器INV2反相后輸出DN從“0”跳變至“1”，NMOS管MN5逐漸導(dǎo)通，由于此時(shí)PMOS管MP3的漏極(V2)為“1”，NMOS管MN4導(dǎo)通，這樣將PMOS管MP1的漏極(VVDD)經(jīng)過(guò)NMOS管MN4、MN5放電的一個(gè)通路，而此時(shí)PMOS管MP3導(dǎo)通，其漏極(V2)上儲(chǔ)存的電荷也會(huì)轉(zhuǎn)移一部分給其源極(VVDD)，但是由于PMOS管具有閾值損失的特性，漏極(V2)上時(shí)鐘會(huì)保留一部分電荷，這部分電荷可用來(lái)開(kāi)啟NMOS管MN4，最終使得PMOS管MP1漏極上儲(chǔ)存的電荷將逐漸被完全釋放，經(jīng)過(guò)反相器INV1反相輸出(Pre_error)將跳變?yōu)楦唠娖?；因此?shù)據(jù)跳變監(jiān)測(cè)器在時(shí)鐘高電平時(shí)監(jiān)測(cè)到輸入信號(hào)的跳變，輸出的錯(cuò)誤預(yù)測(cè)信號(hào)為高電平。所以可以通過(guò)監(jiān)測(cè)時(shí)鐘高電平期間的數(shù)據(jù)跳變情況來(lái)確定數(shù)據(jù)是否晚到達(dá),當(dāng)在高電平期間數(shù)據(jù)發(fā)生跳變，在線監(jiān)測(cè)單元發(fā)出的錯(cuò)誤預(yù)測(cè)信號(hào)為高電平。圖2所示的在線監(jiān)測(cè)單元的控制電路，主要由三部分組成：N輸入的動(dòng)態(tài)或門(mén)、信號(hào)采集模塊、控制信號(hào)產(chǎn)生模塊。其中N輸入動(dòng)態(tài)或門(mén)實(shí)時(shí)收集監(jiān)測(cè)單元產(chǎn)生的多個(gè)錯(cuò)誤預(yù)測(cè)(Pre_error01至Pre_errorN)信號(hào)，并將它進(jìn)行“或”操作后產(chǎn)生的總錯(cuò)誤預(yù)測(cè)信號(hào)(Or_error)傳輸給信號(hào)采集模塊，信號(hào)采集模塊采集到N輸入動(dòng)態(tài)或門(mén)傳輸來(lái)的總錯(cuò)誤預(yù)測(cè)信號(hào)，將它輸送給下一級(jí)電路。當(dāng)控制信號(hào)產(chǎn)生模塊接收到N輸入動(dòng)態(tài)或門(mén)傳輸來(lái)的總錯(cuò)誤預(yù)測(cè)信號(hào)(Or_error)為高電平時(shí)，立即產(chǎn)生低電平的控制開(kāi)關(guān)信號(hào)(irstn)并反饋給N輸入動(dòng)態(tài)或門(mén)，用于開(kāi)關(guān)N輸入動(dòng)態(tài)或門(mén)：當(dāng)控制信號(hào)產(chǎn)生模塊接收到N輸入動(dòng)態(tài)或門(mén)傳輸來(lái)的信號(hào)(Or_error)為低電平時(shí)，輸出的控制開(kāi)關(guān)信號(hào)(irstn)為高電平。圖3所示的N輸入動(dòng)態(tài)或門(mén)，當(dāng)控制開(kāi)關(guān)信號(hào)(irstn)為低電平時(shí)，PMOS管MP4導(dǎo)通，其漏極(V0)被充電至高電平，經(jīng)過(guò)反相器(INV)反相后輸出低電平，N輸入動(dòng)態(tài)或門(mén)的輸出為低電平，此時(shí)相當(dāng)于N輸入動(dòng)態(tài)或門(mén)被關(guān)閉；當(dāng)控制開(kāi)關(guān)信號(hào)(irstn)為高電平時(shí)，PMOS管MP4關(guān)斷，NMOS管M0導(dǎo)通，此時(shí)當(dāng)錯(cuò)誤預(yù)測(cè)信號(hào)Pre_error01至Pre_errorN中任何一個(gè)信號(hào)為高電平，其對(duì)應(yīng)的NMOS管將導(dǎo)通，使得漏極(V0)上的電荷被釋放至0，經(jīng)過(guò)反相器(INV)反相后輸出高電平，N輸入動(dòng)態(tài)或門(mén)輸出保持高電平，直到控制開(kāi)關(guān)信號(hào)(irstn)置“0”，此時(shí)相當(dāng)于N輸入動(dòng)態(tài)“或”打開(kāi)，并實(shí)現(xiàn)了“或”的邏輯功能。將在線監(jiān)測(cè)單元及其控制電路與時(shí)鐘門(mén)控技術(shù)相結(jié)合，當(dāng)門(mén)控時(shí)鐘模塊接收到在線監(jiān)測(cè)單元及其控制電路輸出的錯(cuò)誤預(yù)測(cè)信號(hào)時(shí)，將對(duì)時(shí)鐘進(jìn)行關(guān)閉一個(gè)周期的操作，以防止時(shí)間借用持續(xù)發(fā)生，從而保證系統(tǒng)時(shí)序的正確性。其結(jié)構(gòu)框圖如圖4所示，在線監(jiān)測(cè)單元插入到n條篩選好的關(guān)鍵路徑末端，通常n>＝N，產(chǎn)生的n個(gè)錯(cuò)誤預(yù)測(cè)信號(hào)(pre_error01～pre_errorn)接入到多個(gè)N輸入動(dòng)態(tài)或門(mén)(若n<＝N則僅需一個(gè)N輸入動(dòng)態(tài)或門(mén))，多個(gè)N輸入動(dòng)態(tài)或門(mén)的輸出再連接到普通或門(mén)，最終輸出一個(gè)總錯(cuò)誤預(yù)測(cè)信號(hào)(Or_error)，隨后輸送給錯(cuò)誤預(yù)測(cè)信號(hào)采集模塊和控制信號(hào)產(chǎn)生模塊。當(dāng)電路時(shí)序緊張時(shí)，數(shù)據(jù)在時(shí)鐘上升沿之后通過(guò)關(guān)鍵路徑到達(dá)在線監(jiān)測(cè)單元，在線監(jiān)測(cè)單元監(jiān)測(cè)到晚到的數(shù)據(jù)，立即發(fā)出錯(cuò)誤預(yù)測(cè)信號(hào)，通過(guò)N輸入動(dòng)態(tài)或門(mén)和錯(cuò)誤預(yù)測(cè)信號(hào)采集模塊，最終輸入到時(shí)鐘門(mén)控模塊，時(shí)鐘門(mén)控模塊接收到采樣后錯(cuò)誤預(yù)測(cè)信號(hào)，立即對(duì)系統(tǒng)時(shí)鐘CLK進(jìn)行門(mén)控處理，即將時(shí)鐘關(guān)閉一個(gè)周期，輸出門(mén)控后的時(shí)鐘GCLK，等待數(shù)據(jù)正確傳輸后再恢復(fù)，從而確保系統(tǒng)時(shí)序正確。一個(gè)具體案例面向超寬電壓的在線監(jiān)測(cè)單元及其控制電路的一個(gè)具體實(shí)施案例中，將這套系統(tǒng)與時(shí)鐘門(mén)控技術(shù)相結(jié)合，設(shè)計(jì)了一個(gè)電路系統(tǒng)。本設(shè)計(jì)采用的N輸入動(dòng)態(tài)或門(mén)的輸入數(shù)為10，基于SMIC40nm工藝庫(kù)，其工藝角為T(mén)T，溫度為25攝氏度。圖5所示的是1.1V常規(guī)電壓下監(jiān)測(cè)單元及其控制電路整體調(diào)節(jié)圖，圖中，clk為系統(tǒng)時(shí)鐘信號(hào)，Din為數(shù)據(jù)輸入信號(hào)，gclk為經(jīng)過(guò)門(mén)控時(shí)鐘技術(shù)處理過(guò)的時(shí)鐘信號(hào)，error01為在線監(jiān)測(cè)單元輸出的錯(cuò)誤預(yù)測(cè)信號(hào)，irstn為控制信號(hào)產(chǎn)生模塊生成的控制開(kāi)關(guān)信號(hào)，Or_error為經(jīng)過(guò)10輸入動(dòng)態(tài)或門(mén)處理的錯(cuò)誤預(yù)測(cè)信號(hào)，Err為采樣模塊采樣后的錯(cuò)誤預(yù)測(cè)信號(hào)。由圖可知，在時(shí)鐘低電平期間發(fā)生的數(shù)據(jù)Din的跳變，在線監(jiān)測(cè)單元輸出的錯(cuò)誤預(yù)測(cè)信號(hào)為“0”，而在時(shí)鐘高電平期間發(fā)生數(shù)據(jù)Din的“0”到“1”跳變或“1”到“0”跳變，在線監(jiān)測(cè)單元輸出的錯(cuò)誤預(yù)測(cè)信號(hào)為“1”，隨后10輸入動(dòng)態(tài)或門(mén)進(jìn)行“或”操作后輸出“1”，信號(hào)采樣模塊采樣到錯(cuò)誤預(yù)測(cè)輸出給下一級(jí)電路，控制信號(hào)產(chǎn)生模塊采樣到錯(cuò)誤預(yù)測(cè)信號(hào)以后輸出的控制開(kāi)關(guān)信號(hào)為“0”，隨后10輸入動(dòng)態(tài)或門(mén)的輸出置“0”，門(mén)控時(shí)鐘模塊采樣到錯(cuò)誤預(yù)測(cè)信號(hào)，為了避免時(shí)間借用的傳遞，采取關(guān)閉時(shí)鐘一個(gè)周期的操作，從而完成整個(gè)電路的控制。圖6所示的是0.6V低電壓下監(jiān)測(cè)單元及其控制電路整體調(diào)節(jié)圖，在線監(jiān)測(cè)技術(shù)結(jié)合時(shí)鐘門(mén)控技術(shù)，本設(shè)計(jì)采用N輸入動(dòng)態(tài)或門(mén)的輸入數(shù)為10，采用的是SMIC40nm工藝庫(kù)，其工藝角為SS，溫度為25攝氏度。與圖5類(lèi)似，系統(tǒng)的功能在0.6V下仍然完成地很好，當(dāng)數(shù)據(jù)在時(shí)鐘高電平期間跳變時(shí)，在線監(jiān)測(cè)單元輸出高電平的錯(cuò)誤預(yù)測(cè)信號(hào)，10輸入動(dòng)態(tài)或門(mén)接收到該信號(hào)并傳輸給下一級(jí)的信號(hào)采樣模塊、控制信號(hào)產(chǎn)生模塊、門(mén)控時(shí)鐘模塊，最終實(shí)現(xiàn)一整套控制。從圖5圖6可以看出，本發(fā)明應(yīng)用于實(shí)際預(yù)測(cè)性片上監(jiān)測(cè)技術(shù)中，結(jié)合門(mén)控時(shí)鐘技術(shù)，能夠根據(jù)電路的實(shí)際工作情況進(jìn)行時(shí)鐘調(diào)節(jié)，從而保證在電路功能正確的情況盡可能降低時(shí)序余量，從而降低功耗。