本發(fā)明涉及通信技術(shù)領(lǐng)域，尤其涉及一種降低功放記憶效應(yīng)的電路、功放輸出電路及功放。

背景技術(shù)：

在無線通信設(shè)備中，作為核心部件的射頻功率放大器(以下簡(jiǎn)稱功放)尤為重要。在功放的實(shí)際應(yīng)用中，功放的記憶效應(yīng)是影響功放性能的一個(gè)重要因素，而功放的記憶效應(yīng)又是與功放的視頻帶寬(英文：video bandwidth，縮寫：VBW)息息相關(guān)的，例如當(dāng)需要功放輸出的射頻信號(hào)的瞬時(shí)帶寬比較寬時(shí)，通常需要通過提升VBW來降低功放的記憶效應(yīng)。從頻域角度，功放的記憶效應(yīng)被定義為功放的幅度和相位特性隨著輸入信號(hào)包絡(luò)頻率的變化而變化的現(xiàn)象。功放的記憶效應(yīng)通常分為兩類，一類是電記憶效應(yīng)，與功放的器件和電路設(shè)計(jì)有關(guān)；另一類是熱記憶效應(yīng)，因電熱耦合引起，與功放的器件有關(guān)。由于功放的熱記憶效應(yīng)在功放的器件出廠前已經(jīng)經(jīng)過器件廠商的優(yōu)化，因此在實(shí)際設(shè)計(jì)功放電路時(shí)所優(yōu)化的記憶效應(yīng)通常是指功放的電記憶效應(yīng)，例如可以通過改進(jìn)功放的電路設(shè)計(jì)減小功放的電記憶效應(yīng)。

目前，一種降低功放記憶效應(yīng)的電路結(jié)構(gòu)如圖1所示，在圖1中，通過在功放輸出電路中，為功放匹配子電路設(shè)置饋電電路，可以降低功放輸出電路的包絡(luò)阻抗，即降低功放的包絡(luò)阻抗，從而可以提升功放的VBW，降低功放的記憶效應(yīng)。其中，功放的包絡(luò)阻抗的變化或其大小在可接受范圍內(nèi)時(shí)，對(duì)應(yīng)的功放的帶寬稱為VBW。在圖1中，為了保證在降低功放記憶效應(yīng)的同時(shí)，對(duì)功放的基波阻抗基本沒有影響(即饋電電路的基波阻抗等效為開路)，通常會(huì)將微帶線1的長(zhǎng)度設(shè)置為0.25*λg0，其中，λg0為功放的中心頻率的波導(dǎo)波長(zhǎng)；根據(jù)電路理論，由于微帶線的長(zhǎng)度為0.25*λg0會(huì)導(dǎo)致基波阻抗具有變換性，因此需要將A點(diǎn)設(shè)置為短路狀態(tài) (也可以理解為電容C對(duì)基波阻抗呈短路狀態(tài))，這樣B點(diǎn)會(huì)變換為開路狀態(tài)，從而基本不會(huì)影響基波阻抗。

然而，上述如圖1所示的電路結(jié)構(gòu)，雖然可以降低功放的記憶效應(yīng)，同時(shí)保證功放的基波阻抗基本不受影響，但是對(duì)于諧波阻抗，例如二次諧波阻抗，微帶線1的長(zhǎng)度為0.5*λg1，其中，λg1＝0.5*λg0；根據(jù)電路理論，由于微帶線的長(zhǎng)度為0.5*λg1會(huì)導(dǎo)致諧波阻抗具有周期性，因此當(dāng)A點(diǎn)為短路狀態(tài)時(shí)，B點(diǎn)仍然為短路狀態(tài)。所以該電路無法對(duì)功放的諧波阻抗進(jìn)行控制，從而無法使得功放的諧波阻抗處于最優(yōu)范圍。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的實(shí)施例提供一種降低功放記憶效應(yīng)的電路、功放輸出電路及功放，能夠在降低功放記憶效應(yīng)的同時(shí)，控制功放的諧波阻抗處于最優(yōu)范圍。

為達(dá)到上述目的，本發(fā)明的實(shí)施例采用如下技術(shù)方案：

第一方面，本發(fā)明實(shí)施例提供一種降低功放記憶效應(yīng)的電路，該電路應(yīng)用于功放，該電路包括第一微帶線、第二微帶線、第一電容以及第二電容；其中，第一微帶線的一端與第二微帶線的一端連接，第一電容的一端與第一微帶線的一端連接，第一電容的另一端接地，第二電容的一端與第二微帶線的另一端連接，第二電容的另一端接地，第一電容對(duì)功放的基波阻抗和功放的包絡(luò)阻抗呈開路狀態(tài)，第二電容對(duì)功放的包絡(luò)阻抗呈短路狀態(tài)。

本發(fā)明實(shí)施例中，通過在功放中增加降低功放記憶效應(yīng)的電路，可以在降低功放記憶效應(yīng)的同時(shí)，控制功放的諧波阻抗處于最優(yōu)范圍。具體的，一方面，由于降低功放記憶效應(yīng)的電路中的第一電容對(duì)功放的基波阻抗和功放的包絡(luò)阻抗均呈開路狀態(tài)，因此可以通過調(diào)整第一微帶線和第一電容控制功放的諧波阻抗，從而使得功放的諧波阻抗處于最優(yōu)范圍；另一方面，由于降低功放記憶效應(yīng)的電路中的第二電容對(duì)功放的包絡(luò)阻抗呈短路狀態(tài)，因此可以通過調(diào)整第一微帶線、第二微帶線和第二電容控制功放的包絡(luò)阻抗降低，從而提升功放的VBW，降低功放的記憶效應(yīng)。因此，本發(fā)明實(shí)施例提供的降低功放記憶效應(yīng)的電路能夠在降低功放記憶效應(yīng)的同 時(shí)，控制功放的諧波阻抗處于最優(yōu)范圍。

進(jìn)一步地，第二電容還可以對(duì)功放的基波阻抗呈近似短路狀態(tài)，即保證功放的基波阻抗不會(huì)受到太大影響。具體的，第二電容對(duì)功放的基波阻抗呈近似短路狀態(tài)可以理解為：第二電容使得功放的基波阻抗的虛部接近于0，而功放的基波阻抗的實(shí)部不接近于0。

本發(fā)明實(shí)施例中，功放的基波阻抗為功放在基波信號(hào)的頻段內(nèi)的阻抗；功放的包絡(luò)阻抗為功放在包絡(luò)信號(hào)的頻段內(nèi)的阻抗；功放的諧波阻抗為功放在諧波信號(hào)的頻段內(nèi)的阻抗。

本發(fā)明實(shí)施例中，開路狀態(tài)是指電容等效阻抗的模值約等于無窮大；短路狀態(tài)是指電容等效阻抗的模值約等于零。

例如，當(dāng)電容等效阻抗的模值小于等于50歐姆時(shí)，可以認(rèn)為電容呈短路狀態(tài)；當(dāng)電容等效阻抗的模值大于50歐姆時(shí)，可以認(rèn)為電容呈開路狀態(tài)。

可選的，上述第一電容的取值范圍可以為1.76/F1皮法～6.6/F1皮法，其中，F(xiàn)1為功放的中心頻率的n倍，F(xiàn)1的單位為吉赫茲(GHz)，n為大于等于2的整數(shù)。例如，當(dāng)n＝2時(shí)，F(xiàn)1為功放的中心頻率的2倍，表示二次諧波信號(hào)的頻率，即本發(fā)明中需控制的諧波阻抗為二次諧波阻抗；當(dāng)n＝3時(shí)，F(xiàn)1為功放的中心頻率的3倍，表示三次諧波信號(hào)的頻率，即本發(fā)明中需控制的諧波阻抗為三次諧波阻抗。

優(yōu)選的，第一電容的取值范圍為2.2/F1皮法～5.28/F1皮法。

更優(yōu)的，第一電容的取值為3.52/F1皮法。

例如，當(dāng)功放的可用工作頻段為1.8GHz～2.7GHz時(shí)，按照上述方法確定的第一電容的優(yōu)選取值范圍可以為0.5pF～1.2pF。更優(yōu)的，第一電容的取值可以為0.8pF。

可選的，第二微帶線的長(zhǎng)度為100/f0～400/f0密耳，f0為功放的中心頻率，f0的單位為GHz。

優(yōu)選的，第二微帶線的長(zhǎng)度為125/f0～320/f0密耳。

更優(yōu)的，第二微帶線的長(zhǎng)度為200/f0密耳。

例如，當(dāng)功放的可用工作頻段為1.8GHz～2.7GHz時(shí)，第二微帶線的長(zhǎng)度約為91.7mil。

本發(fā)明實(shí)施例中，第一電容和第二微帶線按照上述范圍取值，可以控制功放的諧波阻抗處于最優(yōu)范圍內(nèi)，該諧波阻抗可以為二次諧波阻抗或者三次諧波阻抗等。

可選的，上述第二電容的取值可以為4.7μF。示例性的，當(dāng)?shù)诙娙莸娜≈禐?.7μF時(shí)，可以使得可用工作頻段為1.8GHz～2.7GHz的功放的包絡(luò)阻抗非常小，例如可以接近于0歐姆，從而可以提升功放的VBW，降低功放的記憶效應(yīng)。

可選的，在實(shí)際設(shè)計(jì)中，在第一電容和第二電容的取值的基礎(chǔ)上，還可以適應(yīng)性地調(diào)整第一微帶線的長(zhǎng)度和寬度以及第二微帶線的長(zhǎng)度和寬度，從而更加準(zhǔn)確地控制降低功放記憶效應(yīng)的電路能夠在降低功放記憶效應(yīng)的同時(shí)，使得功放的諧波阻抗處于最優(yōu)范圍。

可選的，本發(fā)明實(shí)施例中降低功放記憶效應(yīng)的電路還包括第三微帶線，第三微帶線的一端與第二微帶線的另一端連接，第三微帶線的另一端與偏置電源連接。

通過在降低功放記憶效應(yīng)的電路中設(shè)置第三微帶線，并將第三微帶線與功放的偏置電源連接，可以對(duì)功放的漏極供電，同時(shí)可以降低該電路的包絡(luò)阻抗，從而降低功放的包絡(luò)阻抗。

進(jìn)一步地，通過在降低功放記憶效應(yīng)的電路中設(shè)置第三微帶線，可以方便技術(shù)人員對(duì)功放的調(diào)試，例如可以通過對(duì)第三微帶線的長(zhǎng)度和寬度進(jìn)行微調(diào)，使得功放的輸出性能更好地滿足設(shè)計(jì)要求。

可選的，本發(fā)明實(shí)施例中降低功放記憶效應(yīng)的電路還包括第四微帶線，第一電容的一端與第一微帶線的一端通過第四微帶線連接。

可選的，本發(fā)明實(shí)施例中降低功放記憶效應(yīng)的電路還包括第五微帶線，第二電容的一端與第二微帶線的另一端通過第五微帶線連接。

通過在第一電容的一端與第一微帶線的一端之間設(shè)置第四微帶線，以及在第二電容的一端與第二微帶線的另一端之間設(shè)置第五微帶線，可以方便第一電容和第二電容的焊接。

實(shí)際應(yīng)用中，由于第四微帶線和第五微帶線的長(zhǎng)度和寬度均比較小，因此其對(duì)功放的包絡(luò)阻抗、諧波阻抗和基波阻抗的影響均比較小，即基本不會(huì)影響功放的輸出性能。

可選的，本發(fā)明實(shí)施例中降低功放記憶效應(yīng)的電路還包括至少一個(gè)第三電容，其中，每個(gè)第三電容的一端均與第二電容的一端連接，每個(gè)第三電容的另一端均接地，至少一個(gè)第三電容對(duì)功放的基波阻抗呈短路狀態(tài)。

當(dāng)?shù)谌娙萦卸鄠€(gè)時(shí)，每個(gè)第三電容均與第二電容并聯(lián)。

本發(fā)明實(shí)施例中，由于至少一個(gè)第三電容對(duì)功放的基波阻抗呈短路狀態(tài)，因此可以通過調(diào)整第一微帶線、第二微帶線、第二電容和第三電容控制功放的基波阻抗基本不受影響。

進(jìn)一步地，由于第一電容對(duì)功放的基波阻抗和功放的包絡(luò)阻抗呈開路狀態(tài)，第二電容對(duì)功放的包絡(luò)阻抗呈短路狀態(tài)，至少一個(gè)第三電容對(duì)功放的基波阻抗呈短路狀態(tài)，因此，采用本發(fā)明實(shí)施例提供的降低功放記憶效應(yīng)的電路，不但可以在降低功放記憶效應(yīng)的同時(shí)，控制功放的諧波阻抗處于最優(yōu)范圍，而且還可以保證功放的基波阻抗基本不受影響。從而，采用本發(fā)明實(shí)施例提供的降低功放記憶效應(yīng)的電路，能夠更好地保證功放的輸出性能。

可選的，上述第三電容的取值可以為nF級(jí)(例如50nF或者100nF等)的取值，也可以為pF級(jí)(例如15pF等)的取值，具體可以根據(jù)功放的輸出性能的要求、該電路中微帶線的長(zhǎng)度和寬度以及其他設(shè)計(jì)要求等來選擇，此處不作限定。

通過設(shè)置第三電容，可以對(duì)功放的輸出性能進(jìn)行進(jìn)一步的微調(diào)。具體的，可以通過適應(yīng)性地調(diào)整第三電容的數(shù)量和取值，更好地控制功放的基波阻抗，從而使得在降低功放記憶效應(yīng)，且控制功放的諧波阻抗處于最優(yōu)范圍的同時(shí)，保證功放的基波阻抗基本不受影響。

可選的，n＝2，F(xiàn)1為功放的中心頻率的2倍，

本發(fā)明實(shí)施例中降低功放記憶效應(yīng)的電路還包括第六微帶線和第四電容，第六微帶線的一端與第一微帶線的另一端連接，第四電容的一端與第六微帶線的一端連接，第四電容的另一端接地，第四電容對(duì)功放的基波阻抗、功放的包絡(luò)阻抗和功放的二次諧波阻抗均呈開路狀態(tài)。

本發(fā)明實(shí)施例中，除了可以通過第一微帶線和第一電容控制功放的二次諧波阻抗之外，還可以通過第六微帶線和第四電容控制功放的三次諧波阻抗，從而使得三次諧波阻抗也處于最優(yōu)范圍。

實(shí)際應(yīng)用中，若需要同時(shí)控制功放的二次諧波阻抗和功放的三次諧波阻抗，則在控制功放的二次諧波阻抗時(shí)，除了需要調(diào)整第一微帶線和第一電容，還需要調(diào)整第六微帶線，即通過調(diào)整第六微帶線、第一微帶線和第一電容控制功放的二次諧波阻抗，通過調(diào)整第六微帶線和第四電容控制功放的三次諧波阻抗。

可選的，本發(fā)明實(shí)施例中降低功放記憶效應(yīng)的電路還包括第七微帶線，第四電容的一端與第六微帶線的一端通過第七微帶線連接。

通過在第四電容的一端與第六微帶線的一端之間設(shè)置第七微帶線，可以方便第四電容的焊接。

可選的，當(dāng)同時(shí)控制功放的二次諧波阻抗和三次諧波阻抗時(shí)，第四電容的取值范圍可以為1.76/F2皮法～6.6/F2皮法，其中，F(xiàn)2為功放的中心頻率的3倍，F(xiàn)2的單位為吉赫茲。

優(yōu)選的，第四電容的取值范圍為2.2/F2皮法～5.28/F2皮法。

更優(yōu)的，第四電容的取值為3.52/F2皮法。

例如，當(dāng)功放的可用工作頻段為1.8GHz～2.7GHz時(shí)，按照上述范圍確定的第四電容的優(yōu)選取值范圍可以為0.5pF～1.2pF。更優(yōu)的，第四電容的取值可以為0.8pF。

第一電容和第四電容分別按照上述范圍取值，可以控制功放的二次諧波阻抗和三次諧波阻抗均處于最優(yōu)范圍內(nèi)。

第二方面，本發(fā)明實(shí)施例提供一種功放輸出電路，該功放輸出電路應(yīng)用于功放，該功放輸出電路包括上述第一方面以及第一方面的各種可選方式中任意一項(xiàng)所述的降低功放記憶效應(yīng)的電路和功放匹配子電路，其中，當(dāng)功放輸出電路中的降低功放記憶效應(yīng)的電路中不包括第六微帶線和第四電容時(shí)，降低功放記憶效應(yīng)的電路中的第一微帶線的另一端與功放匹配子電路連接；或者，當(dāng)功放輸出電路中的降低功放記憶效應(yīng)的電路中包括第六微帶線和第四電容時(shí)，降低功放記憶效應(yīng)的電路中的第六微帶線的另一端與功放匹配子電路連接。

本發(fā)明實(shí)施例中功放輸出電路應(yīng)用的功放可以為單偏置功放，也可以為雙偏置功放。當(dāng)該功放為單偏置功放時(shí)，該功放輸出電路包括一個(gè)上述第一方面以及第一方面的各種可選方式中任意一項(xiàng)所述的降低功放記憶 效應(yīng)的電路和與其連接的功放匹配子電路。當(dāng)該功放為雙偏置功放時(shí)，該功放輸出電路包括兩個(gè)上述第一方面以及第一方面的各種可選方式中任意一項(xiàng)所述的降低功放記憶效應(yīng)的電路和與其連接的功放匹配子電路；其中，兩個(gè)降低功放記憶效應(yīng)的電路以并聯(lián)的方式與功放匹配子電路連接，每個(gè)降低功放記憶效應(yīng)的電路與功放匹配子電路的連接方式與單偏置功放中降低功放記憶效應(yīng)的電路與功放匹配子電路的連接方式相同。

當(dāng)然，該功放還可以為多偏置功放。多偏置功放中各個(gè)降低功放記憶效應(yīng)的電路與功放匹配子電路的連接方式與多偏置功放中降低功放記憶效應(yīng)的電路與功放匹配子電路的連接方式相同。

本發(fā)明實(shí)施例中，通過在功放輸出電路中增加降低功放記憶效應(yīng)的電路，可以在降低功放記憶效應(yīng)的同時(shí)，控制功放的諧波阻抗處于最優(yōu)范圍。具體的達(dá)到技術(shù)效果的描述可參見上述對(duì)第一方面所述的降低功放記憶效應(yīng)的電路的相關(guān)描述，此處不再贅述。

第三方面，本發(fā)明實(shí)施例提供一種功放，該功放包括第二方面所述的功放輸出電路。

本發(fā)明實(shí)施例中，通過在功放的功放輸出電路中增加降低功放記憶效應(yīng)的電路，可以在降低功放記憶效應(yīng)的同時(shí)，控制功放的諧波阻抗處于最優(yōu)范圍。具體的達(dá)到技術(shù)效果的描述可參見上述對(duì)第一方面所述的降低功放記憶效應(yīng)的電路的相關(guān)描述，此處不再贅述。

附圖說明

為了更清楚地說明本發(fā)明實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對(duì)本發(fā)明實(shí)施例或現(xiàn)有技術(shù)描述中所需要使用的附圖進(jìn)行簡(jiǎn)單的介紹。

圖1為現(xiàn)有技術(shù)提供的功放輸出電路的結(jié)構(gòu)示意圖；

圖2為本發(fā)明實(shí)施例提供的降低功放記憶效應(yīng)的電路的結(jié)構(gòu)示意圖一；

圖3為本發(fā)明實(shí)施例提供的降低功放記憶效應(yīng)的電路的結(jié)構(gòu)示意圖二；

圖4為本發(fā)明實(shí)施例提供的降低功放記憶效應(yīng)的電路的結(jié)構(gòu)示意圖三；

圖5為本發(fā)明實(shí)施例提供的降低功放記憶效應(yīng)的電路的包絡(luò)阻抗的仿真結(jié)果的示意圖；

圖6為本發(fā)明實(shí)施例提供的降低功放記憶效應(yīng)的電路的諧波阻抗的仿真結(jié)果的示意圖；

圖7為本發(fā)明實(shí)施例提供的降低功放記憶效應(yīng)的電路的結(jié)構(gòu)示意圖四；

圖8為本發(fā)明實(shí)施例提供的降低功放記憶效應(yīng)的電路的基波阻抗的仿真結(jié)果的示意圖；

圖9為本發(fā)明實(shí)施例提供的降低功放記憶效應(yīng)的電路的結(jié)構(gòu)示意圖五；

圖10為本發(fā)明實(shí)施例提供的降低功放記憶效應(yīng)的電路的結(jié)構(gòu)示意圖六；

圖11為本發(fā)明實(shí)施例提供的功放輸出電路的結(jié)構(gòu)示意圖一；

圖12為本發(fā)明實(shí)施例提供的功放輸出電路的結(jié)構(gòu)示意圖二；

圖13為本發(fā)明實(shí)施例提供的功放輸出電路的包絡(luò)阻抗的仿真結(jié)果的示意圖；

圖14為本發(fā)明實(shí)施例提供的功放輸出電路的諧波阻抗的仿真結(jié)果的示意圖；

圖15為本發(fā)明實(shí)施例提供的功放輸出電路的基波阻抗的仿真結(jié)果的示意圖；

圖16為本發(fā)明實(shí)施例提供的功放的VBW的仿真結(jié)果的示意圖。

具體實(shí)施方式

為了更清楚地說明本發(fā)明實(shí)施例的技術(shù)方案，下面將結(jié)合本發(fā)明實(shí)施例中所需要使用的附圖對(duì)本發(fā)明實(shí)施例的技術(shù)方案進(jìn)行詳細(xì)地描述。顯然，以下所描述的實(shí)施例僅僅是本發(fā)明的一部分實(shí)施例，而不是全部的實(shí)施例。

另外，術(shù)語(yǔ)“第一”、“第二”僅用于描述目的，而不能理解為指示或暗示相對(duì)重要性或者隱含指明所指示的技術(shù)特征的數(shù)量。由此，限定有“第一”、“第二”的特征可以明示或者隱含地包括一個(gè)或者更多個(gè)該特征。在本發(fā)明的描述中，除非另有說明，“多個(gè)”的含義是兩個(gè)或兩個(gè)以 上。

本文中術(shù)語(yǔ)“和/或”，僅僅是一種描述關(guān)聯(lián)對(duì)象的關(guān)聯(lián)關(guān)系，表示可以存在三種關(guān)系，例如，A和/或B，可以表示：?jiǎn)为?dú)存在A，同時(shí)存在A和B，單獨(dú)存在B這三種情況。另外，本文中字符“/”，一般表示前后關(guān)聯(lián)對(duì)象是一種“或”的關(guān)系。

本發(fā)明實(shí)施例提供的降低功放記憶效應(yīng)的電路和功放輸出電路可以應(yīng)用于功放中，即通過在功放的功放輸出電路中增加降低功放記憶效應(yīng)的電路，可以在降低功放記憶效應(yīng)的同時(shí)，控制功放的諧波阻抗處于最優(yōu)范圍。具體的實(shí)現(xiàn)原理將在下述實(shí)施例中結(jié)合附圖進(jìn)行詳細(xì)地描述，此處不再詳述。

本發(fā)明實(shí)施例提供的降低功放記憶效應(yīng)的電路可以為一個(gè)獨(dú)立的裝置，例如為一個(gè)獨(dú)立的芯片，該芯片可以直接應(yīng)用在功放輸出電路中。該降低功放記憶效應(yīng)的電路也可以為作為功放輸出電路的一部分設(shè)計(jì)在功放輸出電路中。

可選地，本發(fā)明實(shí)施例中所提到的功放可以為無線通信設(shè)備，例如基站中的功放。該功放可以為任意功放，即本發(fā)明實(shí)施例對(duì)功放的型號(hào)、參數(shù)等均不作限定。示例性的，本發(fā)明實(shí)施例提供的功放可以為單偏置功放，也可以為雙偏置功放，該單偏置功放和雙偏置功放均可以為Doherty功放、F類功放、逆F類功放或連續(xù)F類功放，本發(fā)明實(shí)施例不作具體限定。

下述各個(gè)實(shí)施例中所示的功放輸出電路或功放的相關(guān)附圖均是以單偏置功放(即降低功放記憶效應(yīng)的電路應(yīng)用于單偏置功放)為例進(jìn)行示意，即下述所示的功放輸出電路或功放的相關(guān)附圖中，本發(fā)明實(shí)施例提供的降低功放記憶效應(yīng)的電路在功放輸出電路或功放中的具體連接方式及實(shí)現(xiàn)原理均以其在單偏置功放中的具體連接方式及實(shí)現(xiàn)原理為例進(jìn)行示例性的說明，對(duì)于本發(fā)明實(shí)施例提供的降低功放記憶效應(yīng)的電路在其他類型的功放中的連接方式及實(shí)現(xiàn)原理均與其在單偏置功放中的連接方式及實(shí)現(xiàn)原理類似，具體可參見其在單偏置功放中的連接方式及實(shí)現(xiàn)原理，此處不再贅述。

如圖2所示，本發(fā)明實(shí)施例提供一種降低功放記憶效應(yīng)的電路，該電路包括第一微帶線10、第二微帶線11、第一電容12以及第二電容13。

其中，第一微帶線10的一端100與第二微帶線11的一端110連接，第一電容12的一端120與第一微帶線10的一端100連接，第一電容12的另一端121接地，第二電容13的一端130與第二微帶線11的另一端111連接，第二電容13的另一端131接地，第一電容12對(duì)功放的基波阻抗和功放的包絡(luò)阻抗呈開路狀態(tài)，第二電容13對(duì)功放的包絡(luò)阻抗呈短路狀態(tài)。

本領(lǐng)域技術(shù)人員可以理解，由于第一電容12的取值通常比較小，第二電容13的取值通常比較大，因此為了區(qū)別第一電容12和第二電容13，圖2中以不同的形狀示出第一電容12和第二電容13。當(dāng)然，第一電容12和第二電容13也可以示為相同的形狀，本發(fā)明不作具體限定。

本發(fā)明實(shí)施例中，通過在功放中增加降低功放記憶效應(yīng)的電路，可以在降低功放記憶效應(yīng)的同時(shí)，控制功放的諧波阻抗處于最優(yōu)范圍。具體的，一方面，由于降低功放記憶效應(yīng)的電路中的第一電容對(duì)功放的基波阻抗和功放的包絡(luò)阻抗均呈開路狀態(tài)，因此可以通過調(diào)整第一微帶線和第一電容控制功放的諧波阻抗，從而使得功放的諧波阻抗處于最優(yōu)范圍；另一方面，由于降低功放記憶效應(yīng)的電路中的第二電容對(duì)功放的包絡(luò)阻抗呈短路狀態(tài)，因此可以通過調(diào)整第一微帶線、第二微帶線和第二電容控制功放的包絡(luò)阻抗降低，從而提升功放的VBW，降低功放的記憶效應(yīng)。因此，本發(fā)明實(shí)施例提供的降低功放記憶效應(yīng)的電路能夠在降低功放記憶效應(yīng)的同時(shí)，控制功放的諧波阻抗處于最優(yōu)范圍。

進(jìn)一步地，第二電容還可以對(duì)功放的基波阻抗呈近似短路狀態(tài)，即保證功放的基波阻抗不會(huì)受到太大影響。具體的，第二電容對(duì)功放的基波阻抗呈近似短路狀態(tài)可以理解為：第二電容使得功放的基波阻抗的虛部接近于0，而功放的基波阻抗的實(shí)部不接近于0。這是由于第二電容的取值通常比較大，因此按照電容等效阻抗的計(jì)算公式，第二電容會(huì)使得功放的基波阻抗的虛部接近于0，而對(duì)功放的基波阻抗的實(shí)部沒有影響。

本發(fā)明實(shí)施例中，功放的基波阻抗為功放在基波信號(hào)的頻段內(nèi)的阻抗；功放的包絡(luò)阻抗為功放在包絡(luò)信號(hào)的頻段內(nèi)的阻抗；功放的諧波阻抗為功放在諧波信號(hào)的頻段內(nèi)的阻抗。

本發(fā)明實(shí)施例中，開路狀態(tài)是指電容等效阻抗的模值約等于無窮大； 短路狀態(tài)是指電容等效阻抗的模值約等于零。

例如，當(dāng)電容等效阻抗的模值小于等于50歐姆時(shí)，可以認(rèn)為電容呈短路狀態(tài)；當(dāng)電容等效阻抗的模值大于50歐姆時(shí)，可以認(rèn)為電容呈開路狀態(tài)。

可選的，上述第一電容的取值范圍可以為1.76/F1皮法～6.6/F1皮法，其中，F(xiàn)1為功放的中心頻率的n倍，F(xiàn)1的單位為GHz，n為大于等于2的整數(shù)。例如，當(dāng)n＝2時(shí)，F(xiàn)1為功放的中心頻率的2倍，表示二次諧波信號(hào)的頻率，即本實(shí)施例中需控制的諧波阻抗為二次諧波阻抗；當(dāng)n＝3時(shí)，F(xiàn)1為功放的中心頻率的3倍，表示三次諧波信號(hào)的頻率，即本實(shí)施例中需控制的諧波阻抗為三次諧波阻抗。

假設(shè)功放的中心頻率為f0，則上述F1＝n*f0，n為諧波次數(shù)，例如n＝2時(shí)，F(xiàn)1＝2*f0，表示二次諧波信號(hào)的頻率，即本實(shí)施例中需控制的諧波阻為二次諧波阻抗，n＝3時(shí)，F(xiàn)1＝3*f0，表示三次諧波信號(hào)的頻率，即本實(shí)施例中需控制的諧波阻抗為三次諧波阻抗。

其中，f0可以通過下述兩種方式計(jì)算：

f0＝(f1+f2)/2，或者f0＝(f1*f2)^0.5，f1和f2為功放可用工作頻段的兩個(gè)邊界值。例如，本發(fā)明實(shí)施例中，假設(shè)功放的可用工作頻段為1.8GHz～2.7GHz，則f1＝1.8GHz，f2＝2.7GHz，f0＝(f1+f2)/2＝(1.8+2.7)/2≈2.2GHz，或者f0＝(f1*f2)^0.5＝(1.8*2.7)^0.5≈2.2GHz。

優(yōu)選的，第一電容的取值范圍為2.2/F1(pF)～5.28/F1(pF)。

更優(yōu)的，第一電容的取值為3.52/F1(pF)。

例如，當(dāng)功放的可用工作頻段為1.8GHz～2.7GHz時(shí)，按照上述方法確定的第一電容的優(yōu)選取值范圍可以為0.5pF～1.2pF。更優(yōu)的，第一電容的取值可以為0.8pF。

可選的，第二微帶線的長(zhǎng)度為100/f0～400/f0密耳(mil)，f0為功放的中心頻率，f0的單位為GHz。

優(yōu)選的，第二微帶線的長(zhǎng)度為125/f0～320/f0密耳。

更優(yōu)的，第二微帶線的長(zhǎng)度為200/f0密耳。

例如，當(dāng)功放的可用工作頻段為1.8GHz～2.7GHz時(shí)，第二微帶線的長(zhǎng)度約為91.7mil。

本發(fā)明實(shí)施例中，第一電容和第二微帶線按照上述范圍取值，可以控制功放的諧波阻抗處于最優(yōu)范圍內(nèi)，該諧波阻抗可以為二次諧波阻抗或者三次諧波阻抗等。例如，可以控制功放的二次諧波阻抗或者功放的三次諧波阻抗處于最優(yōu)范圍內(nèi)。

本領(lǐng)域技術(shù)人員可以理解，還可以通過對(duì)第一微帶線和第一電容進(jìn)行進(jìn)一步微調(diào)，使得上述功放的諧波阻抗在最優(yōu)范圍內(nèi)達(dá)到更優(yōu)。

可選的，上述第二電容的取值可以為4.7μF。示例性的，當(dāng)?shù)诙娙莸娜≈禐?.7μF時(shí)，可以使得可用工作頻段為1.8GHz～2.7GHz的功放的包絡(luò)阻抗非常小，例如可以接近于0歐姆，從而可以提升功放的VBW，降低功放的記憶效應(yīng)。

本領(lǐng)域技術(shù)人員可以理解，還可以通過對(duì)第二微帶線和第二電容進(jìn)行進(jìn)一步微調(diào)，使得上述功放的包絡(luò)阻抗更小(例如更接近于0歐姆)。

本發(fā)明實(shí)施例中，在實(shí)際設(shè)計(jì)中，在確定第一電容和第二電容的取值的同時(shí)，還需要確定第一微帶線的長(zhǎng)度和寬度以及第二微帶線的長(zhǎng)度和寬度，以使得功放的諧波阻抗、功放的包絡(luò)阻抗以及功放的基波阻抗均可以滿足設(shè)計(jì)要求。進(jìn)一步地，在第一電容和第二電容的取值，以及第一微帶線和第二微帶線的尺寸均確定后，還可以對(duì)第一電容、第二電容、第一微帶線的長(zhǎng)度和寬度，以及第二微帶線的長(zhǎng)度和寬度進(jìn)行進(jìn)一步微調(diào)，從而更加準(zhǔn)確地控制降低功放記憶效應(yīng)的電路能夠在降低功放記憶效應(yīng)的同時(shí)，使得功放的諧波阻抗處于最優(yōu)范圍。

可選的，上述第一電容的諧振頻率通常較高，例如第一電容的諧振頻率大于3.6GHz。第二電容的諧振頻率通常較低，例如第二電容的諧振頻率小于1GHz。

可選的，結(jié)合圖2，如圖3所示，本發(fā)明實(shí)施例中降低功放記憶效應(yīng)的電路還包括第三微帶線14，第三微帶線14的一端140與第二微帶線11的另一端111連接，第三微帶線14的另一端141與偏置電源連接。

本發(fā)明實(shí)施例中，通過在降低功放記憶效應(yīng)的電路中設(shè)置第三微帶線，并將第三微帶線與偏置電源連接，可以對(duì)功放的漏極供電，同時(shí)可以降低該電路的包絡(luò)阻抗，從而降低功放的包絡(luò)阻抗，進(jìn)而進(jìn)一步提升功放的VBW，降低功放的記憶效應(yīng)。

進(jìn)一步地，通過在降低功放記憶效應(yīng)的電路中設(shè)置第三微帶線，可以方便技術(shù)人員對(duì)功放的調(diào)試，例如在實(shí)際調(diào)試過程中，可以通過對(duì)第三微帶線的長(zhǎng)度和寬度進(jìn)行微調(diào)，使得功放的輸出性能更好地滿足設(shè)計(jì)要求。

可選的，結(jié)合圖3，如圖4所示，本發(fā)明實(shí)施例中降低功放記憶效應(yīng)的電路還包括第四微帶線15，第一電容12的一端120與第一微帶線10的一端100通過第四微帶線15連接。

可選的，結(jié)合圖3，如圖4所示，本發(fā)明實(shí)施例中降低功放記憶效應(yīng)的電路還包括第五微帶線16，第二電容13的一端130與第二微帶線11的另一端111通過第五微帶線16連接。

本發(fā)明實(shí)施例中，通過在第一電容的一端與第一微帶線的一端之間設(shè)置第四微帶線，以及在第二電容的一端與第二微帶線的另一端之間設(shè)置第五微帶線，可以方便第一電容和第二電容的焊接。具體的，在實(shí)際電路設(shè)計(jì)中，為了方便電容的焊接，可以在第一微帶線的一端延長(zhǎng)增加一段微帶線(即第四微帶線)，以及在第二微帶線的另一端延長(zhǎng)增加一段微帶線(即第五微帶線)，從而可以方便地將第一電容與第四微帶線焊接，以及將第二電容與第五微帶線焊接。

本領(lǐng)域技術(shù)人員可以理解，實(shí)際應(yīng)用中，由于第四微帶線和第五微帶線的長(zhǎng)度和寬度均比較小，因此其對(duì)功放的包絡(luò)阻抗、功放的諧波阻抗和功放的基波阻抗的影響均比較小，即基本不會(huì)影響功放的輸出性能。

為了更加清楚地說明本發(fā)明實(shí)施例提供的降低功放記憶效應(yīng)的電路能夠在降低功放記憶效應(yīng)的同時(shí)，控制功放的諧波阻抗處于最優(yōu)范圍，下面以圖4為例，對(duì)圖4所示的降低功放記憶效應(yīng)的電路進(jìn)行仿真，并通過仿真結(jié)果進(jìn)行示例性的說明。

示例性的，本發(fā)明實(shí)施例中，在對(duì)圖4所示的降低功放記憶效應(yīng)的電路進(jìn)行仿真前，需要先對(duì)圖4所示的降低功放記憶效應(yīng)的電路中的各個(gè)元器件(例如微帶線和電容等)取值。例如，假設(shè)圖4中的第一微帶線10的長(zhǎng)度L10＝240.3mil，第一微帶線10的寬度W10＝20.21mil；第二微帶線11的長(zhǎng)度L11＝91.72mil，第二微帶線11的寬度W11＝8.438mil；第三微帶線14的長(zhǎng)度L14＝5mil，第三微帶線14的寬度W14＝8.438mil；第四微帶線15的長(zhǎng)度L15＝10mil，第四微帶線15的寬度W15＝50mil；第五 微帶線16的長(zhǎng)度L16＝5mil，第五微帶線16的寬度W16＝100mil；第一電容12的取值C12＝0.8851pF；第二電容13的取值C13＝47μF。

本發(fā)明實(shí)施例中，假設(shè)如圖4所示的降低功放記憶效應(yīng)的電路應(yīng)用的功放的可用工作頻段為1.8GHz～2.7GHz。

如圖5所示，為如圖4所述的降低功放記憶效應(yīng)的電路應(yīng)用于該功放時(shí)，基于上述各個(gè)微帶線的尺寸和電容的取值，對(duì)圖4所示的降低功放記憶效應(yīng)的電路的包絡(luò)阻抗進(jìn)行仿真后的仿真結(jié)果的示意圖。假設(shè)該功放的包絡(luò)信號(hào)的頻段為0.1GHz～1GHz，則其包絡(luò)阻抗的最優(yōu)范圍為如圖5所示的圓的左半?yún)^(qū)域，這是因?yàn)樽蟀雲(yún)^(qū)域?yàn)榻咏搪伏c(diǎn)的區(qū)域，且功放的包絡(luò)阻抗越接近短路點(diǎn)越好，其中，短路點(diǎn)為圖5所示的圓的180°的頂點(diǎn)。圖5是以0.1GHz為間距，從0.1GHz開始仿真到1GHz的仿真結(jié)果，在圖5中，0.1GHz～1GHz之間的區(qū)域?yàn)榘j(luò)信號(hào)的頻段為0.1GHz～1GHz時(shí)的仿真結(jié)果。可以看出，該區(qū)域處于圓的左半?yún)^(qū)域內(nèi)，即如圖4所示的電路的包絡(luò)阻抗處于短路區(qū)域內(nèi)，例如，取包絡(luò)信號(hào)的頻率為0.5GHz，則在圖5中，頻率為0.5GHz的包絡(luò)信號(hào)的包絡(luò)阻抗處于短路區(qū)域內(nèi)，所以采用本發(fā)明實(shí)施例提供的降低功放記憶效應(yīng)的電路，可以使得可用工作頻段為1.8GHz～2.7GHz的功放的包絡(luò)阻抗降低(即處于短路區(qū)域內(nèi))，從而提升功放的VBW，降低功放的記憶效應(yīng)。

其中，圖5所示的仿真結(jié)果中，S(1，1)是指從端口1到端口1的反射系數(shù)，該反射系數(shù)可以用于表征如圖4所示的降低功放記憶效應(yīng)的電路的阻抗(該阻抗可以為包絡(luò)阻抗、諧波阻抗或基波阻抗。當(dāng)在包絡(luò)信號(hào)的頻段內(nèi)仿真時(shí)，該阻抗為包絡(luò)阻抗；當(dāng)在諧波信號(hào)的頻段內(nèi)仿真時(shí)，該阻抗為諧波阻抗；當(dāng)在基波信號(hào)的頻段內(nèi)仿真時(shí)，該阻抗為基波阻抗)。端口1是指對(duì)如圖4所示的降低功放記憶效應(yīng)的電路進(jìn)行仿真時(shí)，在應(yīng)用該降低功放記憶效應(yīng)的電路的功放上選取的測(cè)試端口(也可以稱為測(cè)試點(diǎn))。Mag 0.9947為頻率為0.5GHz的包絡(luò)信號(hào)對(duì)應(yīng)的S(1，1)的幅度，Ang 141Deg為頻率為0.5GHz的包絡(luò)信號(hào)對(duì)應(yīng)的S(1，1)的相位，該包絡(luò)信號(hào)對(duì)應(yīng)的S(1，1)的幅度和該包絡(luò)信號(hào)對(duì)應(yīng)的S(1，1)的相位組成該包絡(luò)信號(hào)的包絡(luò)阻抗。

需要說明的是，在對(duì)功放測(cè)試/仿真過程中，采用某種測(cè)試方法，該方 法在功放的電路中所對(duì)應(yīng)的測(cè)試點(diǎn)也是確定的，由于功放的電路在本發(fā)明實(shí)施例中未示出，因此本發(fā)明實(shí)施例的附圖中均沒有標(biāo)出這些測(cè)試點(diǎn)，但是本領(lǐng)域技術(shù)人員在對(duì)功放進(jìn)行測(cè)試/仿真時(shí)，可以知道采用哪種測(cè)試方式相應(yīng)的就選取哪些測(cè)試點(diǎn)，即本領(lǐng)域技術(shù)人員可以根據(jù)其采用的測(cè)試方法確定相應(yīng)的測(cè)試點(diǎn)，本發(fā)明實(shí)施例此處不再贅述。

如圖6所示，為如圖4所述的降低功放記憶效應(yīng)的電路應(yīng)用于該功放時(shí)，基于上述各個(gè)微帶線尺寸和電容的取值，對(duì)圖4所示的降低功放記憶效應(yīng)的電路的諧波阻抗進(jìn)行仿真后的仿真結(jié)果的示意圖。假設(shè)上述(即上述如圖4所示的降低功放記憶效應(yīng)的電路應(yīng)用的功放)功放的諧波信號(hào)的頻段為3.6GHz～5.4GHz(諧波信號(hào)的頻段為功放的可用工作頻段的m倍，此處以二次諧波，即m＝2為例)，則其諧波阻抗的最優(yōu)范圍為如圖6所示的圓的上半?yún)^(qū)域，其中，諧波阻抗的最優(yōu)范圍是由功放中的功放管的特性決定的，本實(shí)施例中以諧波阻抗的最優(yōu)范圍為圖6所示的圓的上半?yún)^(qū)域?yàn)槔M(jìn)行示例性的說明，對(duì)于其他功放的諧波阻抗的最優(yōu)范圍可能會(huì)在如圖6所示的圓的其他區(qū)域，本發(fā)明不作具體限定。圖6是以0.1GHz為間距，從3.6GHz開始仿真到5.4GHz的仿真結(jié)果，在圖6中，3.6GHz～5.4GHz之間的區(qū)域?yàn)橹C波信號(hào)的頻段為3.6GHz～5.4GHz時(shí)的仿真結(jié)果。可以看出，該區(qū)域處于圓的上半?yún)^(qū)域內(nèi)，即如圖4所示的電路的諧波阻抗處于最優(yōu)范圍內(nèi)，所以采用本發(fā)明實(shí)施例提供的降低功放記憶效應(yīng)的電路，可以控制可用工作頻段為1.8GHz～2.7GHz的功放的諧波阻抗處于最優(yōu)范圍。

其中，圖6所示的仿真結(jié)果中，S(1，1)與上述如圖5所示的仿真結(jié)果中的S(1，1)的含義相同，具體可參見上述如圖5所示的實(shí)施例中的相關(guān)描述，此處不再贅述。Mag 0.9827為頻率為3.6GHz的諧波信號(hào)對(duì)應(yīng)的S(1，1)的幅度，Ang 167.3Deg為頻率為3.6GHz的諧波信號(hào)對(duì)應(yīng)的S(1，1)的相位，該諧波信號(hào)對(duì)應(yīng)的S(1，1)的幅度和該諧波信號(hào)對(duì)應(yīng)的S(1，1)的相位組成頻率為3.6GHz的諧波信號(hào)的諧波阻抗；Mag 0.9935為頻率為5.4GHz的諧波信號(hào)對(duì)應(yīng)的S(1，1)的幅度，Ang 44.88Deg為頻率為5.4GHz的諧波信號(hào)對(duì)應(yīng)的S(1，1)的相位，該諧波信號(hào)對(duì)應(yīng)的S(1，1)的幅度和該諧波信號(hào)對(duì)應(yīng)的S(1，1)的相位組 成頻率為5.4GHz的諧波信號(hào)的諧波阻抗。

需要說明的是，上述如圖6所示的仿真結(jié)果僅是以控制功放的二次諧波阻抗為例對(duì)本發(fā)明實(shí)施例提供的降低功放記憶效應(yīng)的電路對(duì)諧波阻抗的控制進(jìn)行示例性的說明，對(duì)于三次諧波阻抗、四次諧波阻抗等的控制方法均與上述二次諧波阻抗的控制方法類似，具體可參見上述對(duì)二次諧波阻抗的控制方法，此處不再贅述。

實(shí)際應(yīng)用中，由于功放的輸出諧波(包括二次諧波、三次諧波以及四次諧波等以此類推)中，二次諧波和三次諧波通常已經(jīng)包括了諧波的大部分能量，所以二次諧波和三次諧波對(duì)功放的輸出性能影響較大，而除二次諧波和三次諧波外的其它次諧波(例如四次諧波、五次諧波等)對(duì)功放的輸出性能影響較小，因此本發(fā)明實(shí)施例中上述對(duì)諧波阻抗的控制可以主要是對(duì)二次諧波阻抗或者三次諧波阻抗的控制。當(dāng)然，本領(lǐng)域技術(shù)人員也可以根據(jù)上述對(duì)諧波阻抗的控制原理對(duì)除二次諧波和三次諧波外的其它次諧波阻抗進(jìn)行控制，本發(fā)明不作具體限定。

可選的，結(jié)合圖4，如圖7所示，本發(fā)明實(shí)施例中降低功放記憶效應(yīng)的電路還包括至少一個(gè)第三電容17，每個(gè)第三電容17的一端170均與第二電容13的一端130連接，每個(gè)第三電容17的另一端171均接地，至少一個(gè)第三電容17中的每個(gè)第三電容均對(duì)功放的基波阻抗呈短路狀態(tài)。

具體的，當(dāng)?shù)谌娙萦卸鄠€(gè)時(shí)，每個(gè)第三電容均與第二電容并聯(lián)，即每個(gè)第三電容也互相并聯(lián)。

本發(fā)明實(shí)施例中，如圖7所示，本發(fā)明實(shí)施例提供的降低功放記憶效應(yīng)的電路中，通過設(shè)置相互并聯(lián)的至少一個(gè)第三電容17，且該至少一個(gè)第三電容17均與第二電容12并聯(lián)，可以對(duì)功放的基波阻抗進(jìn)行控制，從而使得在對(duì)功放的包絡(luò)阻抗和功放的諧波阻抗進(jìn)行控制的同時(shí)，還可以對(duì)功放的基波阻抗進(jìn)行控制，進(jìn)而能夠在降低功放的包絡(luò)阻抗和控制功放的諧波阻抗處于最優(yōu)范圍的情況下，保證功放的基波阻抗基本不受影響。

具體的，由于至少一個(gè)第三電容對(duì)功放的基波阻抗呈短路狀態(tài)，因此可以通過調(diào)整第一微帶線、第二微帶線、第二電容和第三電容控制功放的基波阻抗基本不受影響。

進(jìn)一步地，由于第一電容對(duì)功放的基波阻抗和功放的包絡(luò)阻抗呈開路 狀態(tài)，第二電容對(duì)功放的包絡(luò)阻抗呈短路狀態(tài)，至少一個(gè)第三電容對(duì)功放的基波阻抗呈短路狀態(tài)，因此，采用本發(fā)明實(shí)施例提供的降低功放記憶效應(yīng)的電路，不但可以在降低功放記憶效應(yīng)的同時(shí)，控制功放的諧波阻抗處于最優(yōu)范圍，而且還可以保證功放的基波阻抗基本不受影響。從而，采用本發(fā)明實(shí)施例提供的降低功放記憶效應(yīng)的電路，能夠更好地保證功放的輸出性能。

可選的，上述第三電容的取值可以為nF級(jí)(例如第三電容的取值可以為50nF或者100nF等)的取值，也可以為pF級(jí)(例如第三電容的取值可以為15pF等)的取值，具體可以根據(jù)功放的輸出性能的要求、降低功放記憶效應(yīng)的電路中各個(gè)微帶線的長(zhǎng)度和寬度以及其他設(shè)計(jì)要求等來選擇，此處不作限定。

本領(lǐng)域技術(shù)人員可以理解，通過設(shè)置第三電容，可以對(duì)功放的輸出性能進(jìn)行進(jìn)一步的微調(diào)。具體的，可以通過適應(yīng)性地調(diào)整第三電容的數(shù)量和取值，更好地控制功放的基波阻抗，從而使得在降低功放記憶效應(yīng)，且控制功放的諧波阻抗處于最優(yōu)范圍的同時(shí)，保證功放的基波阻抗基本不受影響。

示例性的，假設(shè)在圖7所示的降低功放記憶效應(yīng)的電路中，第一微帶線的尺寸、第二微帶線的尺寸、第三微帶線的尺寸、第四微帶線的尺寸、第五微帶線的尺寸、第一電容的取值以及第二電容的取值均與上述如圖4所示的降低功放記憶效應(yīng)的電路中的各個(gè)微帶線的尺寸和電容的取值相同，且至少一個(gè)第三電容的取值為15pF，那么當(dāng)如圖7所示的降低功放記憶效應(yīng)的電路應(yīng)用于上述功放(即如圖4所示的降低功放記憶效應(yīng)的電路應(yīng)用的功放)時(shí)，對(duì)如圖7所示的降低功放記憶效應(yīng)的電路的基波阻抗進(jìn)行仿真，并通過仿真結(jié)果進(jìn)行示例性的說明。

如圖8所示，為如圖7所述的降低功放記憶效應(yīng)的電路應(yīng)用于該功放時(shí)，基于上述各個(gè)微帶線尺寸和電容的取值，對(duì)圖7所示的降低功放記憶效應(yīng)的電路的基波阻抗進(jìn)行仿真后的仿真結(jié)果的示意圖。假設(shè)上述(即上述如圖4所示的降低功放記憶效應(yīng)的電路應(yīng)用的功放)功放的基波信號(hào)的頻段為1.8GHz～2.7GHz，則其基波阻抗的最優(yōu)范圍為如圖8所示的圓的右半?yún)^(qū)域，這是因?yàn)橛野雲(yún)^(qū)域?yàn)榻咏_路點(diǎn)的區(qū)域，且功放的基波阻抗越 接近開路點(diǎn)越好，其中，開路點(diǎn)為圖8所示的圓的0°的頂點(diǎn)。圖8是以0.1GHz為間距，從1.8GHz開始仿真到2.7GHz的仿真結(jié)果，在圖8中，1.8GHz～2.7GHz之間的區(qū)域?yàn)榛ㄐ盘?hào)的頻段為1.8GHz～2.7GHz時(shí)的仿真結(jié)果。可以看出，該區(qū)域處于圓的右半?yún)^(qū)域內(nèi)，即如圖7所示的降低功放記憶效應(yīng)的電路的基波阻抗處于開路區(qū)域內(nèi)，所以采用本發(fā)明實(shí)施例提供的降低功放記憶效應(yīng)的電路，可以保證工作頻段為1.8GHz～2.7GHz的功放的基波阻抗基本不受影響。

其中，圖8所示的仿真結(jié)果中，S(1，1)與上述如圖5所示的仿真結(jié)果中的S(1，1)的含義相同，具體可參見上述如圖5所示的實(shí)施例中的相關(guān)描述，此處不再贅述。Mag 0.9919為頻率為1.8GHz的基波信號(hào)對(duì)應(yīng)的S(1，1)的幅度，Ang 45.01Deg為頻率為1.8GHz的基波信號(hào)對(duì)應(yīng)的S(1，1)的相位，該基波信號(hào)對(duì)應(yīng)的S(1，1)的幅度和該基波信號(hào)對(duì)應(yīng)的S(1，1)的相位組成頻率為1.8GHz的基波信號(hào)的基波阻抗；Mag 0.985為頻率為2.7GHz的基波信號(hào)對(duì)應(yīng)的S(1，1)的幅度，Ang-45 Deg為頻率為2.7GHz的基波信號(hào)對(duì)應(yīng)的S(1，1)的相位，該基波信號(hào)對(duì)應(yīng)的S(1，1)的幅度和該基波信號(hào)對(duì)應(yīng)的S(1，1)的相位組成頻率為2.7GHz的基波信號(hào)的基波阻抗。

可選的，上述第三電容的諧振頻率通常較低，例如第三電容的諧振頻率小于1GHz。

可選的，在實(shí)際應(yīng)用中，為了降低如圖4或者如圖7所示的降低功放記憶效應(yīng)的電路實(shí)現(xiàn)的復(fù)雜度，在多段微帶線之間可以采用節(jié)點(diǎn)的方式實(shí)現(xiàn)微帶線之間的連接。具體的，可以通過在多段微帶線之間設(shè)置一個(gè)節(jié)點(diǎn)，將這多段微帶線連接起來。其中，用于連接多段微帶線的節(jié)點(diǎn)也可以采用微帶線實(shí)現(xiàn)，節(jié)點(diǎn)在連接多段微帶線時(shí)，與每段微帶線連接的節(jié)點(diǎn)一側(cè)的寬度與該段微帶線的寬度相同。例如，節(jié)點(diǎn)連接兩段微帶線，與一段微帶線連接的節(jié)點(diǎn)一側(cè)的寬度與該段微帶線的寬度相同；與另一段微帶線連接的節(jié)點(diǎn)一側(cè)的寬度與另一段微帶線的寬度相同。

結(jié)合圖7所示的降低功放記憶效應(yīng)的電路，如圖9所示，本發(fā)明實(shí)施例提供的降低功放記憶效應(yīng)的電路還包括用于連接第一微帶線10、第二微帶線11和第四微帶線15的第一節(jié)點(diǎn)18，用于連接第二微帶線11、第 三微帶線14和第五微帶線16的第二節(jié)點(diǎn)19。

其中，第一節(jié)點(diǎn)18的第一端180與所述第一微帶線10的一端100連接，第一節(jié)點(diǎn)18的第二端181與所述第二微帶線11的一端110連接，第一節(jié)點(diǎn)18的第三端182與第四微帶線15的一端150連接；第二節(jié)點(diǎn)19的第一端190與第二微帶線11的另一端111連接，第二節(jié)點(diǎn)19的第二端191與第三微帶線14的一端140連接，第二節(jié)點(diǎn)19的第三端192與第五微帶線16的一端160連接。

進(jìn)一步地，本發(fā)明實(shí)施例中，還可以同時(shí)對(duì)功放的二次諧波阻抗和三次諧波阻抗進(jìn)行控制，以使得功放的二次諧波阻抗和三次諧波阻抗均處于最優(yōu)范圍內(nèi)，從而使得功放的輸出性能更優(yōu)。

可選的，當(dāng)同時(shí)對(duì)功放的二次諧波阻抗和三次諧波阻抗進(jìn)行控制時(shí)，上述實(shí)施例中的n＝2，F(xiàn)1為功放的中心頻率的2倍，表示需控制的諧波阻抗為二次諧波阻抗(即第一微帶線和第一電容控制二次諧波阻抗)，結(jié)合圖7，如圖10所示，本發(fā)明實(shí)施例提供的降低功放記憶效應(yīng)的電路還可以包括第六微帶線40和第四電容41。其中，第六微帶線的一端與第一微帶線的另一端連接，第四電容的一端與第六微帶線的一端連接，第四電容的另一端接地，第四電容對(duì)功放的基波阻抗、功放的包絡(luò)阻抗和功放的二次諧波阻抗均呈開路狀態(tài)。

本發(fā)明實(shí)施例中，除了可以通過第一微帶線和第一電容控制功放的二次諧波阻抗之外，還可以通過第六微帶線和第四電容控制功放的三次諧波阻抗，從而使得三次諧波阻抗也處于最優(yōu)范圍。具體的，由于第四電容對(duì)功放的基波阻抗、功放的包絡(luò)阻抗和功放的二次諧波阻抗均呈開路狀態(tài)，因此可以通過調(diào)整第六微帶線和第四電容控制功放的三次諧波阻抗處于最優(yōu)范圍；同時(shí)，由于第二電容對(duì)功放的包絡(luò)阻抗呈短路狀態(tài)，因此在調(diào)整功放的三次諧波阻抗處于最優(yōu)范圍的同時(shí)，可以降低功放的包絡(luò)阻抗，從而提升功放的VBW，降低功放的記憶效應(yīng)。

實(shí)際應(yīng)用中，若需要同時(shí)控制功放的二次諧波阻抗和功放的三次諧波阻抗，則在控制功放的二次諧波阻抗時(shí)，除了需要調(diào)整第一微帶線和第一電容，還需要調(diào)整第六微帶線，即通過調(diào)整第六微帶線、第一微帶線和第一電容控制功放的二次諧波阻抗，通過調(diào)整第六微帶線和第四電容控制功 放的三次諧波阻抗。

可選的，如圖10所示，本發(fā)明實(shí)施例中降低功放記憶效應(yīng)的電路還包括第七微帶線42，第四電容41的一端410與第六微帶線40的一端400通過第七微帶線42連接。

本發(fā)明實(shí)施例中，如圖10所示的降低功放記憶效應(yīng)的電路中，通過在第四電容的一端與第六微帶線的一端之間設(shè)置第七微帶線，可以方便第四電容的焊接。

可選的，當(dāng)同時(shí)控制功放的二次諧波阻抗和三次諧波阻抗時(shí)，上述第四電容的取值范圍可以為1.76/F2皮法～6.6/F2皮法，其中，F(xiàn)2為功放的中心頻率的3倍，F(xiàn)2的單位為GHz。

其中，F(xiàn)2的計(jì)算方法與上述實(shí)施例中F1的計(jì)算方法相同，具體可參見上述實(shí)施例中對(duì)F1的計(jì)算方法的相關(guān)描述，此處不再贅述。

優(yōu)選的，第四電容的取值范圍為2.2/F2皮法～5.28/F2皮法。

更優(yōu)的，第四電容的取值為3.52/F2皮法。

例如，本發(fā)明實(shí)施例中，當(dāng)功放的可用工作頻段為1.8GHz～2.7GHz時(shí)，按照上述范圍確定的第四電容的優(yōu)選取值范圍可以為0.5pF～1.2pF。更優(yōu)的，第四電容的取值可以為0.8pF。

本發(fā)明實(shí)施例中，第一電容和第四電容按照上述范圍取值，可以同時(shí)控制功放的二次諧波阻抗和三次諧波阻抗均處于最優(yōu)范圍內(nèi)。

可選的，如圖10所示的降低功放記憶效應(yīng)的電路中，第六微帶線40、第一微帶線10以及第七微帶線42之間也可以采用節(jié)點(diǎn)的方式連接，從而降低電路實(shí)現(xiàn)的復(fù)雜度。具體的連接方式與上述如圖9所示的實(shí)施例中第一微帶線、第二微帶線和第四微帶線之間采用第一節(jié)點(diǎn)連接的方式類似，此處不再詳述。

本發(fā)明實(shí)施例中，上述第一電容、第二電容、第三電容以及第四電容等均是以一個(gè)電容為例進(jìn)行說明的，本領(lǐng)域技術(shù)人員可以理解，實(shí)際應(yīng)用中，這些電容中的每一個(gè)電容都可以通過多個(gè)電容串聯(lián)和/或并聯(lián)組成。例如，為了獲得一個(gè)需要的容值，本領(lǐng)域技術(shù)人員可以選用多個(gè)電容串聯(lián)和/或并聯(lián)來得到該容值。

需要說明的是，本發(fā)明實(shí)施例中的各個(gè)附圖僅是為了對(duì)本發(fā)明實(shí)施例 提供的降低功放記憶效應(yīng)的電路進(jìn)行詳細(xì)地說明。在上述實(shí)施例或者下述實(shí)施例的各個(gè)附圖中，各個(gè)元器件之間的連線僅是為了表示各個(gè)元器件之間的連接關(guān)系，其在實(shí)際電路中并不存在。實(shí)際在制作電路時(shí)，都是將需連接微帶線直接進(jìn)行堆疊，例如兩段需連接微帶線可以通過節(jié)點(diǎn)(節(jié)點(diǎn)也為微帶線，其兩端的尺寸與這兩段需連接微帶線的尺寸對(duì)應(yīng)相同)直接進(jìn)行堆疊；電容可以通過節(jié)點(diǎn)，或微帶線和節(jié)點(diǎn)與這兩段需連接微帶線進(jìn)行堆疊。

本發(fā)明實(shí)施例中，上述各個(gè)微帶線的尺寸和各個(gè)電容的取值僅是示例性的列舉，在實(shí)際應(yīng)用中，為了使得降低功放記憶效應(yīng)的電路應(yīng)用于功放輸出電路時(shí)能夠達(dá)到上述效果，在確定降低功放記憶效應(yīng)的電路的實(shí)現(xiàn)原理后，還需要根據(jù)設(shè)計(jì)需求對(duì)降低功放記憶效應(yīng)的電路中的各種阻抗進(jìn)行優(yōu)化。具體的，對(duì)于某個(gè)確定的包絡(luò)信號(hào)的頻率、諧波信號(hào)的頻率以及基波信號(hào)的頻率，該設(shè)計(jì)需求可以包括下述三個(gè)條件：

(1)降低功放記憶效應(yīng)的電路的包絡(luò)信號(hào)對(duì)應(yīng)的S(1，1)的幅度和相位盡量大。例如越接近于上述如圖5所示的仿真結(jié)果的示意圖中的短路區(qū)域越好；最好是包絡(luò)信號(hào)對(duì)應(yīng)的S(1，1)的幅度能接近于1(如圖5所示的仿真結(jié)果的示意圖中的圓的半徑為1)，包絡(luò)信號(hào)對(duì)應(yīng)的S(1，1)的相位能接近于如圖5所示的仿真結(jié)果的示意圖中圓的180°。

(2)降低功放記憶效應(yīng)的電路的諧波阻抗處于最優(yōu)范圍(例如在上述如圖6所示的仿真結(jié)果的示意圖中諧波信號(hào)對(duì)應(yīng)的S(1，1)處于圓的上半?yún)^(qū)域比較好)。

(3)降低功放記憶效應(yīng)的電路的基波信號(hào)對(duì)應(yīng)的S(1，1)的幅度盡量大；基波信號(hào)對(duì)應(yīng)的S(1，1)的相位盡量小。例如越接近于上述如圖8所示的仿真結(jié)果的示意圖中的開路區(qū)域越好；最好是基波信號(hào)對(duì)應(yīng)的S(1，1)的幅度能接近于1(如圖8所示的仿真結(jié)果的示意圖中的圓的半徑為1)，基波信號(hào)對(duì)應(yīng)的S(1，1)的相位能接近于如圖8所示的仿真結(jié)果的示意圖中圓的0°。

本發(fā)明實(shí)施例中，可以通過對(duì)第一電容的取值、第二電容的取值、第三電容的取值、第一微帶線的長(zhǎng)度和寬度，以及第二微帶線的長(zhǎng)度和寬度進(jìn)行優(yōu)化調(diào)整，使得降低功放記憶效應(yīng)的電路的包絡(luò)阻抗?jié)M足上述(1) 的條件、降低功放記憶效應(yīng)的電路的諧波阻抗?jié)M足上述(2)的條件，以及降低功放記憶效應(yīng)的電路的基波阻抗?jié)M足上述(3)的條件。從而能夠在降低功放的包絡(luò)阻抗和控制功放的諧波阻抗處于最優(yōu)范圍的情況下，保證功放的基波阻抗基本不受影響。

本發(fā)明實(shí)施例提供一種功放輸出電路，該功放輸出電路包括上述如圖2至圖4任意之一、圖7、圖9或圖10所述的降低功放記憶效應(yīng)的電路，以及功放匹配子電路，該功放匹配子電路為對(duì)功放中的功放管的輸出信號(hào)進(jìn)行調(diào)節(jié)的電路，即該功放匹配子電路可以在功放輸出過程中對(duì)功放管的輸出信號(hào)進(jìn)行調(diào)節(jié)。其中，當(dāng)功放輸出電路中的降低功放記憶效應(yīng)的電路為上述如圖2至圖4任意之一、圖7或圖9所述的降低功放記憶效應(yīng)的電路(該電路中不包括第六微帶線和第四電容)時(shí)，降低功放記憶效應(yīng)的電路中的第一微帶線的另一端與功放匹配子電路連接；或者，當(dāng)功放輸出電路中的降低功放記憶效應(yīng)的電路為上述如圖10所述的降低功放記憶效應(yīng)的電路(該電路中包括第六微帶線和第四電容)時(shí)，降低功放記憶效應(yīng)的電路中的第六微帶線的另一端與功放匹配子電路連接。如圖11所示，為以如圖9所述的降低功放記憶效應(yīng)的電路為例的一種功放輸出電路的結(jié)構(gòu)示意圖。

為了清楚、方便地說明本發(fā)明實(shí)施例的功放輸出電路的原理，下面實(shí)施例介紹的電路仿真及其對(duì)比說明中，均以上述如圖9所述的降低功放記憶效應(yīng)的電路(即只對(duì)功放的某一次諧波阻抗，例如二次諧波阻抗或三次諧波阻抗進(jìn)行控制)為例進(jìn)行示例性的說明。對(duì)于如圖10所示的降低功放記憶效應(yīng)的電路(即同時(shí)對(duì)功放的二次諧波阻抗和三次諧波阻抗進(jìn)行控制)，其實(shí)現(xiàn)原理、控制原理、仿真方法及仿真結(jié)果均與如圖9所述的降低功放記憶效應(yīng)的電路類似，本發(fā)明實(shí)施例不再詳述。

以上述如圖2至圖4任意之一、圖7或圖9所述的降低功放記憶效應(yīng)的電路為例，本發(fā)明實(shí)施例中，通過在功放輸出電路中增加該降低功放記憶效應(yīng)的電路(具體可以理解為將該降低功放記憶效應(yīng)的電路和功放匹配子電路并聯(lián))，可以在降低功放記憶效應(yīng)的同時(shí)，控制功放的諧波阻抗處于最優(yōu)范圍。具體的，一方面，由于降低功放記憶效應(yīng)的電路中的第一電 容對(duì)功放的基波阻抗和功放的包絡(luò)阻抗均呈開路狀態(tài)，因此可以通過調(diào)整第一微帶線和第一電容控制功放的諧波阻抗，從而使得功放的諧波阻抗處于最優(yōu)范圍；另一方面，由于降低功放記憶效應(yīng)的電路中的第二電容對(duì)功放的包絡(luò)阻抗均呈短路狀態(tài)，因此可以通過調(diào)整第二微帶線和第二電容控制功放的包絡(luò)阻抗，從而提升功放的VBW，降低功放的記憶效應(yīng)。因此，本發(fā)明實(shí)施例提供的降低功放記憶效應(yīng)的電路能夠在降低功放記憶效應(yīng)的同時(shí)，控制功放的諧波阻抗處于最優(yōu)范圍。

本發(fā)明實(shí)施例中，功放匹配子電路可以為任意功放的匹配子電路，即本發(fā)明實(shí)施例提供的降低功放記憶效應(yīng)的電路可以應(yīng)用于任意功放中，且與該功放的匹配子電路結(jié)合使用。

為了對(duì)降低功放記憶效應(yīng)的電路應(yīng)用于功放時(shí)的原理及效果進(jìn)行進(jìn)一步地說明，本發(fā)明實(shí)施例以一種功放匹配子電路為例進(jìn)行示例性的說明。示例性的，如圖12所示，為本發(fā)明實(shí)施例提供的一種功放輸出電路的結(jié)構(gòu)示意圖，該結(jié)構(gòu)示意圖中的功放匹配子電路的電路結(jié)構(gòu)僅是為了示例性的對(duì)本發(fā)明實(shí)施例提供的降低功放記憶效應(yīng)的電路應(yīng)用于功放時(shí)的原理及效果進(jìn)行進(jìn)一步地說明，即本發(fā)明實(shí)施例中的功放匹配子電路包括但不限于如圖12所示的功放匹配子電路的電路結(jié)構(gòu)，具體的，本領(lǐng)域技術(shù)人員可以根據(jù)實(shí)際使用需求將降低功放記憶效應(yīng)的電路應(yīng)用于所需要設(shè)計(jì)的功放輸出電路(或者功放)中，此處不再贅述。

其中，對(duì)于如圖11或圖12中所示的降低功放記憶效應(yīng)的電路的結(jié)構(gòu)、實(shí)現(xiàn)原理以及仿真結(jié)果等的具體描述可參見上述如圖2至圖10所示的實(shí)施例中的相關(guān)描述，此處不再贅述。

為了更加清楚的理解本發(fā)明實(shí)施例提供的降低功放記憶效應(yīng)的電路應(yīng)用在功放輸出電路(或者也可以為理解為應(yīng)用在功放)后，能夠降低功放的包絡(luò)阻抗、控制功放的諧波阻抗處于最優(yōu)范圍，以及保證功放的基波阻抗基本不受影響，以下通過對(duì)本發(fā)明實(shí)施例提供的功放輸出電路(即如圖12所示的功放輸出電路，該功放輸出電路中包括本發(fā)明實(shí)施例提供的降低功放記憶效應(yīng)的電路，以下簡(jiǎn)稱電路1)和不包括本發(fā)明實(shí)施例提供的降低功放記憶效應(yīng)的電路的功放匹配子電路(以下簡(jiǎn)稱電路2)進(jìn)行仿真，并通過對(duì)比兩者的仿真結(jié)果對(duì)本發(fā)明實(shí)施例提供的功放輸出電路的效 果(具體可以為降低功放記憶效應(yīng)的電路帶來的效果)進(jìn)行進(jìn)一步地詳細(xì)說明。其中，圖12中的降低功放記憶效應(yīng)的電路以上述如圖9所示的降低功放記憶效應(yīng)的電路結(jié)構(gòu)為例進(jìn)行示例性的說明。

示例性的，本發(fā)明實(shí)施例中，在對(duì)電路1進(jìn)行仿真前，需要先對(duì)電路1中的各個(gè)元器件(例如微帶線、電容及電阻等)取值。其中，電路1中，降低功放記憶效應(yīng)的電路中各個(gè)元器件的取值可以參考上述如圖4或者如圖7所示的實(shí)施例中各個(gè)元器件的取值，此處不再贅述。對(duì)于電路1或電路2中的功放匹配子電路中各個(gè)元器件的取值示例性的可以為，例如，假設(shè)微帶線20的長(zhǎng)度L20＝5mil，微帶線20的寬度W20＝50mil；微帶線21的長(zhǎng)度L21＝407.9mil，微帶線21的寬度W21＝49.61mil；微帶線22的長(zhǎng)度L22＝10mil，微帶線22的寬度W22＝49.61mil；微帶線23的長(zhǎng)度L23＝50mil，微帶線23的寬度W23＝49.61mil；微帶線24的長(zhǎng)度L24＝41.12mil，微帶線24的寬度W24＝74.61mil；負(fù)載25(實(shí)際仿真時(shí)可用電阻代替)的阻值為25歐姆；微帶線26的長(zhǎng)度L26＝5mil，微帶線26的寬度W26＝50mil；電容27的取值C27＝8.2pF；微帶線28的長(zhǎng)度L28＝5mil，微帶線28的寬度W28＝100mil；電容29的取值C29＝47μF；微帶線30的長(zhǎng)度L30＝264.3mil，微帶線30的寬度W30＝74.61mil；節(jié)點(diǎn)31的第一寬度(為節(jié)點(diǎn)31的第一端311的寬度)W311＝74.61mil，節(jié)點(diǎn)31的第二寬度(為節(jié)點(diǎn)31的第二端312的寬度)W312＝74.61mil，節(jié)點(diǎn)31的第三寬度(為節(jié)點(diǎn)31的第三端313的寬度，第三端313與第一微帶線10的另一端101連接)W313＝20.21mil；微帶線32的長(zhǎng)度L32＝12.04mil，微帶線32的寬度W32＝74.61mil；節(jié)點(diǎn)33作為緩沖，其尺寸可以忽略不計(jì)；微帶線34的長(zhǎng)度L34＝8mil，微帶線34的寬度W34＝50mil；電容35的取值C35＝2.2pF。

如圖13所示，為對(duì)電路1的包絡(luò)阻抗和電路2的包絡(luò)阻抗進(jìn)行仿真后的仿真結(jié)果的示意圖。其中，(a)為對(duì)電路1的包絡(luò)阻抗進(jìn)行仿真后的仿真結(jié)果的示意圖；(b)為對(duì)電路2的包絡(luò)阻抗進(jìn)行仿真后的仿真結(jié)果的示意圖。從圖13可以看出，當(dāng)電路1和電路2中功放的包絡(luò)信號(hào)的頻率相同(例如電路1和電路2的包絡(luò)信號(hào)的頻率都為0.5GHz)時(shí)，電路1中增加了降低功放記憶效應(yīng)的電路之后，相對(duì)于電路2，電路1的包 絡(luò)阻抗更小(也可以理解為電路1的包絡(luò)阻抗更加接近于短路)，即相對(duì)于電路2，電路1的包絡(luò)阻抗降低，從而電路1可以提升功放的VBW，進(jìn)而降低功放的記憶效應(yīng)。

其中，圖13所示的仿真結(jié)果中，S(1，1)與上述如圖5所示的仿真結(jié)果中的S(1，1)的含義相同，具體可參見上述如圖5所示的實(shí)施例中的相關(guān)描述，此處不再贅述。(a)中Mag 0.9216為包括電路1的功放頻率為0.5GHz的包絡(luò)信號(hào)對(duì)應(yīng)的S(1，1)的幅度，Ang 158.3Deg為包括電路1的功放頻率為0.5GHz的包絡(luò)信號(hào)對(duì)應(yīng)的S(1，1)的相位，該包絡(luò)信號(hào)對(duì)應(yīng)的S(1，1)的幅度和該包絡(luò)信號(hào)對(duì)應(yīng)的S(1，1)的相位組成包括電路1的功放頻率為0.5GHz的包絡(luò)信號(hào)的包絡(luò)阻抗；(b)中Mag 0.7499為包括電路2的功放頻率為0.5GHz的包絡(luò)信號(hào)對(duì)應(yīng)的S(1，1)的幅度，Ang 141.8Deg為包括電路2的功放頻率為0.5GHz的包絡(luò)信號(hào)對(duì)應(yīng)的S(1，1)的相位，該包絡(luò)信號(hào)對(duì)應(yīng)的S(1，1)的幅度和該包絡(luò)信號(hào)對(duì)應(yīng)的S(1，1)的相位組成包括電路2的功放頻率為0.5GHz的包絡(luò)信號(hào)的包絡(luò)阻抗。

如圖14所示，為對(duì)電路1的諧波阻抗和電路2的諧波阻抗進(jìn)行仿真后的仿真結(jié)果的示意圖。其中，(c)為對(duì)電路1的諧波阻抗進(jìn)行仿真后的仿真結(jié)果的示意圖；(d)為對(duì)電路2的諧波阻抗進(jìn)行仿真后的仿真結(jié)果的示意圖。從圖14可以看出，當(dāng)電路1和電路2中功放的諧波信號(hào)的頻段相同(例如電路1和電路2的諧波信號(hào)的頻段都為3.6GHz～5.4GHz)時(shí)，電路1中增加了降低功放記憶效應(yīng)的電路之后，相對(duì)于電路2，電路1的諧波阻抗處于最優(yōu)范圍內(nèi)，即相對(duì)于電路2，電路1的諧波阻抗得到更好的控制，從而電路1可以控制功放的諧波阻抗處于最優(yōu)范圍內(nèi)。

如圖15所示，為對(duì)電路1的基波阻抗和電路2的基波阻抗進(jìn)行仿真后的仿真結(jié)果的示意圖。其中，(e)為對(duì)電路1的基波阻抗進(jìn)行仿真后的仿真結(jié)果的示意圖；(f)為對(duì)電路2的基波阻抗進(jìn)行仿真后的仿真結(jié)果的示意圖。從圖15可以看出，當(dāng)電路1和電路2中功放的基波信號(hào)的頻段相同(例如電路1和電路2的基波信號(hào)的頻段都為1.8GHz～2.7GHz)時(shí)，電路1中增加了降低功放記憶效應(yīng)的電路之后，電路1的基波阻抗與電路2的基波阻抗基本一致，即電路1能夠保證功放的基波阻抗基本不受 影響。

其中，圖15所示的仿真結(jié)果中，S(1，1)與上述如圖5所示的仿真結(jié)果中的S(1，1)的含義相同，具體可參見上述如圖5所示的實(shí)施例中的相關(guān)描述，此處不再贅述。(e)中Mag 0.4321為包括電路1的功放頻率為1.8GHz的基波信號(hào)對(duì)應(yīng)的S(1，1)的幅度，Ang 123.5Deg為包括電路1的功放頻率為1.8GHz的基波信號(hào)對(duì)應(yīng)的S(1，1)的相位，該基波信號(hào)對(duì)應(yīng)的S(1，1)的幅度和該基波信號(hào)對(duì)應(yīng)的S(1，1)的相位組成包括電路1的功放頻率為1.8GHz的基波信號(hào)的基波阻抗；(e)中Mag 0.5349為包括電路1的功放頻率為2.7GHz的基波信號(hào)對(duì)應(yīng)的S(1，1)的幅度，Ang 151Deg為包括電路1的功放頻率為2.7GHz的基波信號(hào)對(duì)應(yīng)的S(1，1)的相位，該基波信號(hào)對(duì)應(yīng)的S(1，1)的幅度和該基波信號(hào)對(duì)應(yīng)的S(1，1)的相位組成包括電路1的功放頻率為2.7GHz的基波信號(hào)的基波阻抗；(f)中Mag 0.2895為包括電路2的功放頻率為1.8GHz的基波信號(hào)對(duì)應(yīng)的S(1，1)的幅度，Ang 121.8Deg為包括電路2的功放頻率為1.8GHz的基波信號(hào)對(duì)應(yīng)的S(1，1)的相位，該基波信號(hào)對(duì)應(yīng)的S(1，1)的幅度和該基波信號(hào)對(duì)應(yīng)的S(1，1)的相位組成包括電路2的功放頻率為1.8GHz的基波信號(hào)的基波阻抗；(f)中Mag 0.5909為包括電路2的功放頻率為2.7GHz的基波信號(hào)對(duì)應(yīng)的S(1，1)的幅度，Ang 149.2Deg為包括電路2的功放頻率為2.7GHz的基波信號(hào)對(duì)應(yīng)的S(1，1)的相位，該基波信號(hào)對(duì)應(yīng)的S(1，1)的幅度和該基波信號(hào)對(duì)應(yīng)的S(1，1)的相位組成包括電路2的功放頻率為2.7GHz的基波信號(hào)的基波阻抗。

本領(lǐng)域技術(shù)人員可以理解，本發(fā)明實(shí)施例中，還可以通過對(duì)降低功放記憶效應(yīng)的電路中的各個(gè)阻抗進(jìn)行進(jìn)一步的優(yōu)化調(diào)整，使得電路1的基波阻抗更加接近于電路2的基波阻抗，即可以理解為，本發(fā)明實(shí)施例在電路2的基礎(chǔ)上增加了降低功放記憶效應(yīng)的電路之后，其基波阻抗基本不會(huì)受到影響。

本發(fā)明實(shí)施例提供的功放輸出電路，由于增加了降低功放記憶效應(yīng)的電路，且通過對(duì)該降低功放記憶效應(yīng)的電路中的各種阻抗進(jìn)行優(yōu)化調(diào)整，能夠在降低功放記憶效應(yīng)的同時(shí)，使得功放的諧波阻抗處于最優(yōu)范圍，同 時(shí)保證功放的基波阻抗基本不受影響。

本發(fā)明實(shí)施例提供一種功放，該功放包括上述如圖11或圖12所述的功放輸出電路。其中，對(duì)于該功放輸出電路的包絡(luò)阻抗的仿真結(jié)果、諧波阻抗的仿真結(jié)果以及基波阻抗的仿真結(jié)果均可參見上述如圖13、圖14以及圖15所示的實(shí)施例中的相關(guān)描述，此處不再贅述。

為了更加清楚地理解本發(fā)明實(shí)施例提供的降低功放記憶效應(yīng)的電路應(yīng)用在功放(包括功放輸出電路)后，能夠提升功放的VBW，以下通過對(duì)包括上述電路1的功放(以下簡(jiǎn)稱功放1)和包括上述電路2的功放(以下簡(jiǎn)稱功放2)進(jìn)行仿真，并通過對(duì)比兩者的仿真結(jié)果對(duì)本發(fā)明實(shí)施例提供的功放進(jìn)行進(jìn)一步地詳細(xì)說明。

如圖16所示，為對(duì)功放1的VBW和功放2的VBW進(jìn)行仿真后的仿真結(jié)果的示意圖。其中，(g)為對(duì)功放1的VBW進(jìn)行仿真后的仿真結(jié)果的示意圖；(h)為對(duì)功放2的VBW進(jìn)行仿真后的仿真結(jié)果的示意圖。從圖16可以看出，功放1的電路1中增加了降低功放記憶效應(yīng)的電路之后，相對(duì)于功放2，功放1的VBW提升了145.33MHz(即0.397GHz-0.25167GHz＝0.14533GHz＝145.33MHz)。

本發(fā)明實(shí)施例中，功放的VBW可以理解為功放同時(shí)可用的帶寬。實(shí)際測(cè)試VBW時(shí)，可以取從0MHz開始，功放的輸出S(2，1)第一次大于-10dB(分貝)時(shí)的帶寬為功放的VBW。

其中，圖16所示的VBW的仿真結(jié)果中，S(2，1)是指從端口1到端口2的傳輸系數(shù)，該傳輸系數(shù)可以用于表征電路1和電路2的VBW。端口1和端口2是指對(duì)電路1和電路2的VBW進(jìn)行仿真時(shí)，在包括電路1和電路2的功放上選取的測(cè)試端口(也可以稱為測(cè)試點(diǎn))。對(duì)于測(cè)試點(diǎn)的具體選擇方式可以參見上述如圖5所示的實(shí)施例中的相關(guān)描述，此處不再贅述。

對(duì)于本發(fā)明實(shí)施例提供的功放中的其他單元/模塊等均與現(xiàn)有技術(shù)相同，本發(fā)明實(shí)施例中不再詳述。

本發(fā)明實(shí)施例提供的功放，由于該功放的功放輸出電路中增加了降低功放記憶效應(yīng)的電路，且通過對(duì)該降低功放記憶效應(yīng)的電路中的各種阻抗 進(jìn)行優(yōu)化調(diào)整，能夠在降低功放記憶效應(yīng)(也可以理解為提升功放的VBW)的同時(shí)，使得功放的諧波阻抗處于最優(yōu)范圍，同時(shí)保證功放的基波阻抗基本不受影響。

所屬領(lǐng)域的技術(shù)人員可以清楚地了解到，為描述的方便和簡(jiǎn)潔，僅以上述各功能模塊的劃分進(jìn)行舉例說明，實(shí)際應(yīng)用中，可以根據(jù)需要而將上述功能分配由不同的功能模塊完成，即將裝置的內(nèi)部結(jié)構(gòu)劃分成不同的功能模塊，以完成以上描述的全部或者部分功能。上述描述的系統(tǒng)，裝置和單元的具體工作過程，可以參考電路工作的基本原理，此處不再贅述。

在本申請(qǐng)所提供的幾個(gè)實(shí)施例中，應(yīng)該理解到，所揭露的電路結(jié)構(gòu)可以通過其它的方式實(shí)現(xiàn)。例如，以上所描述的電路結(jié)構(gòu)僅僅是示意性的，具體實(shí)現(xiàn)中還可以根據(jù)實(shí)際設(shè)計(jì)需求進(jìn)行調(diào)整。另一點(diǎn)，所顯示或討論的相互之間的耦合或直接耦合或通信連接可以是通過一些接口，模塊或單元的間接耦合或通信連接。

所述作為分離部件說明的單元可以是或者也可以不是物理上分開的，作為單元顯示的部件可以是或者也可以不是物理單元，即可以位于一個(gè)地方，或者也可以分布到多個(gè)網(wǎng)絡(luò)單元上?？梢愿鶕?jù)實(shí)際的需要選擇其中的部分或者全部單元來實(shí)現(xiàn)本實(shí)施例方案的目的。

另外，在本發(fā)明各個(gè)實(shí)施例中的各功能單元可以集成在一個(gè)處理單元中，也可以是各個(gè)單元單獨(dú)物理存在，也可以兩個(gè)或兩個(gè)以上單元集成在一個(gè)單元中。上述集成的單元可以采用軟件功能單元的形式實(shí)現(xiàn)。

以上所述，僅為本發(fā)明的具體實(shí)施方式，但本發(fā)明的保護(hù)范圍并不局限于此，任何熟悉本技術(shù)領(lǐng)域的技術(shù)人員在本發(fā)明揭露的技術(shù)范圍內(nèi)，可輕易想到變化或替換，都應(yīng)涵蓋在本發(fā)明的保護(hù)范圍之內(nèi)。因此，本發(fā)明的保護(hù)范圍應(yīng)所述以權(quán)利要求的保護(hù)范圍為準(zhǔn)。