本發(fā)明關(guān)于一種輸出緩沖器，尤指一種具自身靜電防護(hù)功能的輸出緩沖電路。

背景技術(shù)：

一般來(lái)說(shuō)，使用MOS制程的集成電路(Integrated Circuit；IC)，其MOS元件容易因受到靜電高壓放電而損壞。如圖7及圖8所示，靜電通常會(huì)自該集成電路的一輸出接墊51放電對(duì)集成電路的內(nèi)部電路放電，而該輸出接墊51通常連接一輸出緩沖器50，該輸出緩沖器50即是由一PMOS元件單元MP及一NMOS元件單元MN組成；其中該P(yáng)MOS元件單元MP由多個(gè)PMOS元件MP1～MPm組成，而該NMOS元件單元MN由多個(gè)NMOS元件MN1～MNm組成。當(dāng)正的靜電高壓+V_ESD出現(xiàn)在輸出接墊51時(shí)，各PMOS元件MP1～MPm的寄生二極管Dp會(huì)導(dǎo)通，靜電放電電荷通過(guò)導(dǎo)通的二極管Dp向一正電位端VDD渲泄，而不會(huì)通過(guò)PMOS元件MP1～MPm；至于各NMOS元件MN1～MNm則透過(guò)其柵極G及漏極D之間的寄生電容Cgd將該正的靜電電壓+V_ESD耦合至該柵極G后，當(dāng)柵極耦合電壓于超過(guò)導(dǎo)通電壓即導(dǎo)通，并由導(dǎo)通的NMOS元件MN1～MNm將靜電放電電荷渲泄至一低電位端VSS。因此，各NMOS元件會(huì)于正的靜電高壓+V_ESD出現(xiàn)在輸出接墊51的一小段時(shí)間后導(dǎo)通，將靜電放電電荷自高電位端或低電位端VSS渲泄掉。

事實(shí)上，多個(gè)NMOS元件MN1～MNm因布局位置不同，相對(duì)輸出接墊51有遠(yuǎn)近之分，當(dāng)正的靜電高壓+V_SED出現(xiàn)在輸出接墊51時(shí)，多個(gè)NMOS元件MN1～MNm無(wú)法全部同時(shí)導(dǎo)通，而無(wú)法均勻?qū)ǎ渲羞h(yuǎn)離該輸出接墊51的部份NMOS元件MN1、MNm來(lái)不及導(dǎo)通，使得最靠近輸出接墊51的NMOS元件先導(dǎo)通，因?qū)∟MOS元件不多，因而無(wú)法承受ESD大電流，故最易遭到正的靜電放電電荷損壞。

再以應(yīng)用于電源管理的集成電路來(lái)說(shuō)，其輸出緩沖器為提供較大的驅(qū)動(dòng)電 流，各PMOS元件及各NMOS元件的導(dǎo)通電阻必須設(shè)計(jì)非常低，故無(wú)法藉由加上限流電阻來(lái)提高自身靜電放電耐受力；此外，該輸出緩沖器為提供較大的驅(qū)動(dòng)電流，必須增加較多PMOS元件及NMOS元件，相對(duì)需要更大的布局面積；因此，為維持在一定面積內(nèi)完成大驅(qū)動(dòng)電流的該輸出緩沖器的布局，通常使用半導(dǎo)體元件制程最小的面積規(guī)范(Minimum design rule)來(lái)布局各PMOS元件及各NMOS元件；如此一來(lái)，較小尺寸的各PMOS元件及NMOS元件的自身靜電放電防護(hù)效果更差，會(huì)更容易受到靜電放電損壞。

技術(shù)實(shí)現(xiàn)要素：

有鑒于上述既有輸出緩沖器的MOS元件的自身靜電放電耐受力差的缺陷，本發(fā)明主要發(fā)明目的為提供一具自身靜電防護(hù)功能的輸出緩沖電路。

欲達(dá)上述目的所使用的主要技術(shù)手段是令該具自身靜電防護(hù)功能的輸出緩沖電路包含有：

一輸出緩沖器，包含有一第一元件單元、一第二元件單元、一輸入端及一輸出端；其中該第一元件單元連接于一高電位端、該輸入端及該輸出端，該第二元件單元連接于一低電位端、該輸入端及該輸出端，該輸出端用以連接一輸出接墊，該輸入端用以連接一前級(jí)驅(qū)動(dòng)電路；

一靜電放電觸發(fā)電路，連接至該輸出緩沖器的輸出端，以檢知一靜電電壓并自一信號(hào)輸出端輸出一觸發(fā)信號(hào)；以及

一高速單向?qū)ㄩ_(kāi)關(guān)元件，串接于該靜電放電觸發(fā)電路的信號(hào)輸出端與該輸出緩沖器的輸入端之間，于接收該靜電放電觸發(fā)電路的觸發(fā)信號(hào)后導(dǎo)通，并直接觸發(fā)該輸出緩沖器的第二元件單元導(dǎo)通，使該輸出端短路到該低電位端。

上述本發(fā)明主要于該輸出接墊與該輸出緩沖器之間設(shè)置有檢知靜電電壓的靜電放電觸發(fā)電路，可較該輸出緩沖器更早檢知靜電電壓出現(xiàn)，再透過(guò)高快單向?qū)ㄩ_(kāi)關(guān)元件，于檢知有靜電電壓后，令該高快單向?qū)ㄩ_(kāi)關(guān)元件導(dǎo)通，而直接驅(qū)動(dòng)該輸出緩沖器的第二元件單元導(dǎo)通，提供一對(duì)低電位端的放電路徑，順利將靜電放電電荷渲泄至該低電位端。

附圖說(shuō)明

圖1A：本發(fā)明輸出緩沖電路的一第一較佳實(shí)施例的電路圖。

圖1B：圖1A輸出緩沖器的詳細(xì)電路圖。

圖2：圖1A于靜電放電測(cè)試組合的PS模式下的靜電放電路徑示意圖。

圖3：本發(fā)明輸出緩沖電路的一第二較佳實(shí)施例的電路圖。

圖4：本發(fā)明輸出緩沖電路的一第三較佳實(shí)施例的電路圖。

圖5：本發(fā)明輸出緩沖電路的一第四較佳實(shí)施例的電路圖。

圖6：圖5于靜電放電測(cè)試組合的ND模式下的靜電放電路徑示意圖。

圖7：既有一輸出緩沖器于靜電放電測(cè)試組合的PS模式下的靜電放電路徑示意圖。

圖8：圖7輸出緩沖器的詳細(xì)電路圖。

其中，附圖標(biāo)記：

10輸出緩沖器 101輸入端

102輸出端 11輸出接墊

12前級(jí)驅(qū)動(dòng)電路 20、20a靜電放電觸發(fā)電路

201信號(hào)輸出端 21第一RC電路

22第一反相器 30、30a高速單向?qū)ㄩ_(kāi)關(guān)元件

40靜電放電制電路 41第二RC電路

42第二反相電路 43NMOS開(kāi)關(guān)元件

50輸出緩沖器 51輸出接墊

52前級(jí)驅(qū)動(dòng)電路

具體實(shí)施方式

本發(fā)明提出一種集成電路中具自身靜電防護(hù)功能的一輸出緩沖電路，并以下數(shù)個(gè)實(shí)施例說(shuō)明本發(fā)明的技術(shù)內(nèi)容。首先請(qǐng)參閱圖1A所示，為本發(fā)明輸出緩沖電路的第一較佳實(shí)施例，其包含有一輸出緩沖器10、一靜電放電觸發(fā)電路20及一高速單向?qū)ㄩ_(kāi)關(guān)元件30。

上述輸出緩沖器10包含有一第一元件單元MP、一第二元件單元MN、一輸入端101及一輸出端102；其中該第一元件單元MP連接于一高電位端VDD、該輸入端101及該輸出端102，該第二元件單元MN連接于一低電位端VSS、該輸入端101及該輸出端102，該輸出端102用以連接至該集成電路的其中一輸出接墊11，該輸入端101用以連接一前級(jí)驅(qū)動(dòng)電路12；該前級(jí)驅(qū)動(dòng)電路驅(qū)動(dòng)12該第 一元件單元MP導(dǎo)通時(shí)，該輸出緩沖器10的輸出端102電位即為高電位端的高電位；反之，若該前級(jí)驅(qū)動(dòng)電路12驅(qū)動(dòng)該第二元件單元MN導(dǎo)通時(shí)，該輸出緩沖器10的輸出端102電位即為低電位端VSS的低電位。請(qǐng)配合參閱圖1B，于本實(shí)施例中，該輸出緩沖器10為一開(kāi)漏極輸出緩沖器，其中該第一元件單元包含有多個(gè)并聯(lián)的第一PMOS元件MP1～MPm，該多個(gè)第一PMOS元件MP1～MPm的源極S均連接至該高電位VDD，而柵極G均連接至該輸入端101，漏極連接該輸出端102；而該第二元件單元MN，包含有多個(gè)并聯(lián)的第二NMOS元件MN1～MNm，該多個(gè)第二NMOS元件MN1～MNm的源極S均連接至該低電位VSS，而柵極G均連接至該輸入端101，漏極D連接該輸出端102。

請(qǐng)參閱圖1A所示，該靜電放電觸發(fā)電路20連接至該輸出緩沖器10的輸出端102，以檢知該輸出緩沖器10的輸出端102所連接輸出接墊11是否出現(xiàn)有一靜電電壓，若檢知有靜電電壓即自其一信號(hào)輸出端201輸出一觸發(fā)信號(hào)。于本實(shí)施例中，該靜電放電觸發(fā)電路20包含一第一RC電路21及一第一反相器22。該第一RC電路21包含一串聯(lián)的一電阻R1及一電容C1，其中該電阻R1連接至該輸出緩沖器10的輸出端102，該電容C1連接至該低電位端VSS。該第一反相器22包含有一第二PMOS元件MP’及一第二NMOS元件MN’，該第二PMOS元件MP’的源極S連接至該輸出緩沖器10的輸出端102，而該第二NMOS元件MN’的源極S連接至該低電位端VSS，其漏極D與該第二PMOS元件MP’的漏極D共同連接并連接至該信號(hào)輸出端201，以與該高速單向?qū)ㄩ_(kāi)關(guān)元件30連接，又該第二PMOS元件MP’的柵極G與該第二NMOS元件MN’的柵極G共同連接并連接至該第一RC電路21的串聯(lián)節(jié)點(diǎn)N1。請(qǐng)配合參閱圖2所示，以靜電測(cè)試組合中的PS模式(該P(yáng)S模式將該低電位端接地0V，該高電位端VDD與其他集成電路的接腳均浮接NC)來(lái)看，當(dāng)一正的ESD電壓+V_ESD出現(xiàn)在該輸出接墊11時(shí)，該第一RC電路21的電容C1短路，令該第一反相器22的該信號(hào)輸出端201自原本的低準(zhǔn)位轉(zhuǎn)換為高準(zhǔn)位；換言之，該靜電放電觸發(fā)電路20可檢知該正的ESD電壓+V_ESD，并自該信號(hào)輸出端201輸出一高準(zhǔn)位的觸發(fā)信號(hào)。

請(qǐng)參閱圖1A所示，該高速單向?qū)ㄩ_(kāi)關(guān)元件30串接于該靜電放電觸發(fā)電路20的信號(hào)輸出端201與該輸出緩沖器10的輸入端101之間，于接收該靜電放電觸發(fā)電路20的觸發(fā)信號(hào)后導(dǎo)通，并直接觸發(fā)該輸出緩沖器10的第二元件單元MN導(dǎo)通，使該輸出緩沖器10的輸出端102短路到該低電位端VSS。于本實(shí)施例 中，該高速單向?qū)ㄩ_(kāi)關(guān)元件30為一NMOS元件，其源極S及柵極G共同連接至該靜電放電觸發(fā)電路20的信號(hào)輸出端201，其漏極D連接至該輸出緩沖器10的輸入端101，即連接至該第二元件單元MN的所有NMOS元件MN1～MNm的柵極G，于接收如圖2所示該靜電放電觸發(fā)電路20的高準(zhǔn)位的觸發(fā)信號(hào)后導(dǎo)通，并觸發(fā)該第二元件單元MN的多個(gè)并聯(lián)的NMOS元件MN1～MNm全部導(dǎo)通(如圖1B所示)。由于使用該NMOS元件的高速單向?qū)ㄩ_(kāi)關(guān)元件30，其漏極D連接至第二元件單元MN的多個(gè)并聯(lián)的NMOS元件MN1～MNm的所有柵極G，當(dāng)輸出接墊11沒(méi)有出現(xiàn)正的ESD電壓，而是由該前級(jí)驅(qū)動(dòng)電路12驅(qū)動(dòng)該第二元件單元MN導(dǎo)通時(shí)，并不會(huì)使該高速單向?qū)ㄩ_(kāi)關(guān)元件30的NMOS元件作動(dòng)，因此，使用該NMOS元件的高速單向?qū)ㄩ_(kāi)關(guān)元件30不會(huì)被該前級(jí)驅(qū)動(dòng)電路12驅(qū)動(dòng)，僅由該靜電放電觸發(fā)電路20觸發(fā)其導(dǎo)通與否，故本發(fā)明的該靜電放電觸發(fā)電路20及高速單向?qū)ㄩ_(kāi)關(guān)元件30并不會(huì)造成該輸出緩沖器10于正常使用下產(chǎn)生誤動(dòng)作。此外，如圖3所示，為本發(fā)明的第二較佳實(shí)施例，其大結(jié)構(gòu)與圖1C的第一較佳實(shí)施例相同，該高速單向?qū)ㄩ_(kāi)關(guān)元件30a為一NPN型的BJT元件，其發(fā)射極E及基極B共同連接至該靜電放電觸發(fā)電路20的信號(hào)輸出端201，其集電極C連接至該輸出緩沖器10的輸入端101，同樣可于接收該靜電放電觸發(fā)電路20觸發(fā)信號(hào)后導(dǎo)通，并觸發(fā)該第二元件單元MN的多個(gè)并聯(lián)的NMOS元件MN1～MNm全部導(dǎo)通(如圖1B所示)。

請(qǐng)參閱圖4所示，為本發(fā)明的第三較佳實(shí)施例，其大結(jié)構(gòu)與圖1C的第一較佳實(shí)施例相同，該靜電放電觸發(fā)電路20a包含有一CR電路，該CR電路包含一串聯(lián)的一電容C1及一電阻R1，該電容C1連接至該輸出緩沖器10的輸出端102，該電阻R1連接至該低電位端VSS，且該CR電路的一串聯(lián)節(jié)點(diǎn)N2連接至該信號(hào)輸出端201，以與該高速單向?qū)ㄩ_(kāi)關(guān)元件30連接。

請(qǐng)參閱圖5所示，為本發(fā)明的第三較佳實(shí)施例，相較圖1C的第一較佳實(shí)施例，更進(jìn)一步包含有一靜電放電制電路40。該靜電放電制電路40包含有一第二RC電路41、一第二反相器42及一NMOS開(kāi)關(guān)元件43。該第二RC電路41包含一串聯(lián)的一電阻R2及一電容C2，該電阻R2連接至該高電位端VDD，該電容C2連接至該低電位端VSS。該第二反相器42的一輸入端i/p連接于該第二RC電路41的一串聯(lián)節(jié)點(diǎn)N3。而該NOMS開(kāi)關(guān)元件43的柵極G連接至該第二反相器42的一輸出端o/p及該靜電放電觸發(fā)電路20的信號(hào)輸出端201，其漏極D連接至該 高電位端VDD，該源極S連接至該低電位端VSS及該靜電放電觸發(fā)電路20的信號(hào)輸出端201。因此，該靜電放電制電路40連接于該高電位端VDD與該低電位端VSS之間。

再請(qǐng)參閱圖6所示，以靜電測(cè)試組合中的ND模式(該ND模式將該高電位端接地0V，該低電位端VSS與其他集成電路的接腳均浮接NC)來(lái)看，當(dāng)一負(fù)的ESD電壓-V_ESD出現(xiàn)在該輸出接墊11時(shí)，該第一RC電路21的電容C1短路，令該第一反相器22的信號(hào)輸出端201自原本的低準(zhǔn)位轉(zhuǎn)換為高準(zhǔn)位，令該高速單向?qū)ㄩ_(kāi)關(guān)元件30的NMOS元件導(dǎo)通，進(jìn)而觸發(fā)該第二元件單元MN的多個(gè)并聯(lián)的NMOS元件MN1～MNm全部導(dǎo)通(如圖1B所示)；此外，該第一反相器22輸出的高準(zhǔn)位的觸發(fā)信號(hào)，亦使該靜電放電制電路40的NMOS開(kāi)關(guān)元件43一并導(dǎo)通，由于該高電位端VDD接地0V，故負(fù)的ESD電壓-V_ESD會(huì)透過(guò)該導(dǎo)通的NMOS開(kāi)關(guān)元件43，依序通過(guò)該低電位端VSS及導(dǎo)通的該高速單向?qū)ㄩ_(kāi)關(guān)元件30的NMOS元件，向輸出接墊11靜電放電。

綜上所述，上述本發(fā)明主要于該輸出接墊與該輸出緩沖器之間設(shè)置有檢知靜電電壓的靜電放電觸發(fā)電路，可較該輸出緩沖器更早檢知靜電電壓出現(xiàn)，再透過(guò)高快單向?qū)ㄩ_(kāi)關(guān)元件，于檢知有靜電電壓后，令該高快單向?qū)ㄩ_(kāi)關(guān)元件導(dǎo)通，而直接驅(qū)動(dòng)該輸出緩沖器的第二元件單元導(dǎo)通，提供一對(duì)低電位端的放電路徑，順利將靜電放電電荷渲泄至該低電位端。再者，由于該第二元件單元包含有多個(gè)并聯(lián)的NMOS元件，因靜電電壓而導(dǎo)通的該高快單向?qū)ㄩ_(kāi)關(guān)元件，會(huì)使全部的NMOS元件導(dǎo)通，以避免因各柵極耦合電壓導(dǎo)通方式造成NMOS元件的不均勻?qū)?，而使不均勻?qū)ǖ腘MOS元件被靜電放電損壞。因此，本發(fā)明的輸出緩沖器不僅具有自身靜電放電防護(hù)的耐受力，且其PMOS元件及NMOS元件仍可以半導(dǎo)體元件制程最小的面積規(guī)范(Minimum design rule)來(lái)布局。