一種驅(qū)動(dòng)電路的制作方法
【專利摘要】本實(shí)用新型公開了一種驅(qū)動(dòng)電路。驅(qū)動(dòng)電路包括驅(qū)動(dòng)上拉管電路、驅(qū)動(dòng)下拉管電路和輸出電路：所述驅(qū)動(dòng)上拉管電路是驅(qū)動(dòng)所述輸出電路的上拉管；所述驅(qū)動(dòng)下拉管電路是驅(qū)動(dòng)所述輸出電路的下拉管；所述輸出電路是對(duì)輸入信號(hào)VIN進(jìn)行輸出。利用本實(shí)用新型提供的驅(qū)動(dòng)電路能防止輸出電路的上拉管和下拉管短路導(dǎo)通情況出現(xiàn)并同時(shí)有效地降低了功耗。
【專利說明】一種驅(qū)動(dòng)電路

【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及集成電路技術(shù)，尤其涉及到驅(qū)動(dòng)電路。

【背景技術(shù)】
[0002]在開關(guān)電源集成電路中，為了防止驅(qū)動(dòng)輸出電路的下拉管和上拉管在導(dǎo)通時(shí)同時(shí)導(dǎo)通，需要設(shè)置防止短路導(dǎo)通驅(qū)動(dòng)電路。


【發(fā)明內(nèi)容】

[0003]本實(shí)用新型旨在解決現(xiàn)有技術(shù)的不足，提供一種能防止短路導(dǎo)通和降低功耗的驅(qū)動(dòng)電路。
[0004]驅(qū)動(dòng)電路，包括驅(qū)動(dòng)上拉管電路、驅(qū)動(dòng)下拉管電路和輸出電路:
[0005]所述驅(qū)動(dòng)上拉管電路是驅(qū)動(dòng)所述輸出電路的上拉管；
[0006]所述驅(qū)動(dòng)下拉管電路是驅(qū)動(dòng)所述輸出電路的下拉管；
[0007]所述輸出電路是對(duì)輸入信號(hào)VIN進(jìn)行輸出。
[0008]所述驅(qū)動(dòng)上拉管電路包括第一反相器、第二反相器、第三反相器、第一電阻、第四反相器、第五反相器、第一 NMOS管、第一電容、第一 PMOS管、第二 PMOS管、第二 NMOS管、第三NMOS管、第三PMOS管和第四NMOS管:
[0009]所述第一反相器的輸入端接輸入信號(hào)VIN，輸出端接所述第二反相器的輸入端和所述第二 NMOS管的柵極；
[0010]所述第二反相器的輸入端接所述第一反相器的輸出端和所述第二 NMOS管的柵極，輸出端接所述第三反相器的輸入端和所述第三NMOS管的柵極和所述第一 NMOS管的柵極；
[0011]所述第三反相器的輸入端接所述第二反相器的輸出端和所述第一 NMOS管的柵極和所述第三NMOS管的柵極，輸出端接第一電阻的一端；
[0012]所述第一電阻的一端接所述第三反相器的輸出端，另一端接所述第一 NMOS管的漏極和所述第四反相器的輸入端和所述第一電容的一端；
[0013]所述第四反相器的輸入端接所述第一 NMOS管的漏極和所述第一電阻的一端和所述第一電容的一端，輸出端接所述第五反相器的輸入端；
[0014]所述第五反相器的輸入端接所述第四反相器的輸出端，輸出端接所述第四NMOS管的柵極；
[0015]所述第一 NMOS管的柵極接所述第二反相器的輸出端和所述第三NMOS管的柵極和所述第三反相器的輸入端，漏極接所述第一電阻的一端和所述第一電容的一端和所述第四反相器的輸入端，源極接地；
[0016]所述第一電容的一端接所述第一 NMOS管的漏極和所述第一電阻的一端和所述第四反相器的輸入端，另一端接地；
[0017]所述第一 PMOS管的柵極接所述第二 PMOS管的漏極和所述第三NMOS管的漏極和所述第三PMOS管的柵極，漏極接所述第二 PMOS管的柵極和所述第二 NMOS管的漏極，源極接電源；
[0018]所述第二 PMOS管的柵極接所述第一 PMOS管的漏極和所述第二 NMOS管的漏極，漏極接所述第一 PMOS管的柵極和所述第三NMOS管的漏極和所述第三PMOS管的柵極，源極接電源；
[0019]所述第二 NMOS管的柵極接所述第一反相器的輸出端和所述第二反相器的輸入端，漏極接所述第一 PMOS管的漏極和所述第二 PMOS管的柵極，源極接地；
[0020]所述第三NMOS管的柵極所述第二反相器的輸出端和所述第三反相器的輸入端和所述第一 NMOS管的柵極，漏極接所述第一 PMOS管的柵極和所述第三PMOS管的柵極，源極接地；
[0021]所述第三PMOS管的柵極接第一 PMOS管的柵極和所述第二 PMOS管的漏極和所述第三NMOS管的漏極，漏極所述第四NMOS管的漏極和所述輸出電路，源極接地；
[0022]所述第四NMOS管的柵極接所述第五反相器的輸出端，漏極接所述第三PMOS管的漏極和所述輸出電路，源極接地。
[0023]所述驅(qū)動(dòng)下拉管電路包括第六反相器、第七反相器、第二電阻、第八反相器、第九反相器、第五NMOS管和第二電容:
[0024]所述第六反相器的輸入端接輸入信號(hào)VIN，輸出端接所述第七反相器的輸入端和所述第五NMOS管的柵極；
[0025]所述第七反相器的輸入端接所述第六反相器的輸出端和所述第五NMOS管的柵極，輸出端接第二電阻的一端；
[0026]所述第二電阻的一端接所述第七反相器的輸出端，另一端接所述第五NMOS管的漏極和所述第二電容的一端；
[0027]所述第八反相器的輸入端接所述第二電阻的一端和所述第五NMOS管的漏極和所述第二電容的一端，輸出端接所述第九反相器的輸入端；
[0028]所述第九反相器的輸入端接所述第八反相器的輸出端，輸出端接所述輸出電路；
[0029]所述第五NMOS管的柵極接所述第六反相器的輸出端和所述第七反相器的輸入端，漏極接所述第二電阻的一端和所述第二電容的一端和所述第八反相器的輸入端，源極接地；
[0030]所述第二電容的一端接所述第二電阻的一端和所述第五NMOS管的漏極和所述第八反相器的輸入端，另一端接地。
[0031]所述輸出電路包括第三PMOS管和第六NMOS管:
[0032]所述第四PMOS管的柵極接所述第三PMOS管的漏極和所述第四NMOS管的漏極，漏極接所述第六NMOS管的漏極和輸出信號(hào)V0UT，源極接電源；
[0033]所述第六NMOS管的柵極接所述第九反相器的輸出端，漏極接所述第四PMOS管的漏極和輸出信號(hào)V0UT，源極接地。
[0034]當(dāng)輸入VIN為高電平時(shí)，所述驅(qū)動(dòng)上拉管電路的所述第一反相器輸出端為低電平，所述第二 NMOS管不導(dǎo)通，這樣所述第二 PMOS管也不導(dǎo)通，由于所述第二反相器的輸入端為低電平輸出為高電平，所述第三NMOS管導(dǎo)通，拉低所述第三PMOS管的柵極電壓使所述第三PMOS管導(dǎo)通，拉高所述第三PMOS管的柵極電壓使得所述第三PMOS管關(guān)閉，同時(shí)所述第二反相器輸出經(jīng)過所述第三反相器和所述第一電阻和所述第一電容和所述第一 NMOS管和所述第四反相器和所述第五反相器組成的延時(shí)電路延時(shí)再對(duì)所述第四NMOS管控制，由于所述第五反相器輸出端為低電平，所述第四NMOS管關(guān)閉；同時(shí)所述驅(qū)動(dòng)下拉管電路的所述第六反相器為低電平，通過所述第七反相器和所述第二電阻和所述第二電容和所述第五NMOS管和所述第八反相器和所述第九反相器組成的延時(shí)電路延時(shí)再對(duì)所述第六NMOS管控制，由于所述第九反相器的輸出端為高電平，所述第六NMOS管導(dǎo)通；此時(shí)所述第三PMOS管的柵極是輸入VIN沒有經(jīng)過延時(shí)電路快速地進(jìn)行控制，而所述第六NMOS管的柵極是輸入VIN經(jīng)過延時(shí)電路再驅(qū)動(dòng)，有個(gè)延時(shí)時(shí)間在，即是當(dāng)所述第三PMOS管迅速關(guān)閉后再經(jīng)過延時(shí)才控制所述第六NMOS管導(dǎo)通，這樣就不至于在所述第三PMOS管沒徹底關(guān)閉的情況下所述第六NMOS管有導(dǎo)通的可能，能夠保證輸出電路的所述第三PMOS管(上拉管)和所述第六NMOS管(下拉管)不會(huì)同時(shí)導(dǎo)通造成短路，不同時(shí)導(dǎo)通就沒有電流從電源到地流掉就可以有效地降低了功耗。
[0035]同理，當(dāng)輸入VIN為低電平時(shí)，所述第六NMOS管沒徹底關(guān)閉的情況下所述第三PM0s管不會(huì)有導(dǎo)通的可能，能夠保證輸出電路的所述第三PM0s管(上拉管)和所述第六NMOS管(下拉管)不會(huì)同時(shí)導(dǎo)通造成短路，不同時(shí)導(dǎo)通就沒有電流從電源到地流掉就可以有效地降低了功耗。
[0036]利用本實(shí)用新型提供的驅(qū)動(dòng)電路能防止輸出電路的上拉管和下拉管短路導(dǎo)通情況出現(xiàn)并同時(shí)有效地降低了功耗。

【專利附圖】

【附圖說明】
[0037]圖1為本實(shí)用新型的驅(qū)動(dòng)電路的電路圖。

【具體實(shí)施方式】
[0038]以下結(jié)合附圖對(duì)本實(shí)用新型內(nèi)容進(jìn)一步說明。
[0039]驅(qū)動(dòng)電路，如圖1所示，包括驅(qū)動(dòng)上拉管電路100、驅(qū)動(dòng)下拉管電路200和輸出電路300:
[0040]所述驅(qū)動(dòng)上拉管電路100是驅(qū)動(dòng)所述輸出電路300的上拉管；
[0041]所述驅(qū)動(dòng)下拉管電路200是驅(qū)動(dòng)所述輸出電路300的下拉管；
[0042]所述輸出電路300是對(duì)輸入信號(hào)VIN進(jìn)行輸出。
[0043]所述驅(qū)動(dòng)上拉管電路100包括第一反相器101、第二反相器102、第三反相器103、第一電阻104、第四反相器105、第五反相器106、第一 NMOS管107、第一電容108、第一 PMOS管109、第二 PMOS管110、第二 NMOS管111、第三NMOS管112、第三PMOS管113和第四NMOS管 114:
[0044]所述第一反相器101的輸入端接輸入信號(hào)VIN，輸出端接所述第二反相器102的輸入端和所述第二 NMOS管111的柵極；
[0045]所述第二反相器102的輸入端接所述第一反相器101的輸出端和所述第二 NMOS管111的柵極，輸出端接所述第三反相器103的輸入端和所述第三NMOS管112的柵極和所述第一 NMOS管107的柵極；
[0046]所述第三反相器103的輸入端接所述第二反相器102的輸出端和所述第一 NMOS管107的柵極和所述第三NMOS管112的柵極，輸出端接第一電阻104的一端；
[0047]所述第一電阻104的一端接所述第三反相器103的輸出端，另一端接所述第一NMOS管107的漏極和所述第四反相器105的輸入端和所述第一電容108的一端；
[0048]所述第四反相器105的輸入端接所述第一 NMOS管107的漏極和所述第一電阻104的一端和所述第一電容108的一端，輸出端接所述第五反相器106的輸入端；
[0049]所述第五反相器106的輸入端接所述第四反相器105的輸出端，輸出端接所述第四NMOS管114的柵極；
[0050]所述第一 NMOS管107的柵極接所述第二反相器102的輸出端和所述第三NMOS管112的柵極和所述第三反相器103的輸入端，漏極接所述第一電阻104的一端和所述第一電容108的一端和所述第四反相器105的輸入端，源極接地；
[0051]所述第一電容108的一端接所述第一 NMOS管107的漏極和所述第一電阻104的一端和所述第四反相器105的輸入端，另一端接地；
[0052]所述第一 PMOS管109的柵極接所述第二 PMOS管110的漏極和所述第三NMOS管112的漏極和所述第三PMOS管113的柵極，漏極接所述第二 PMOS管110的柵極和所述第二NMOS管111的漏極，源極接電源；
[0053]所述第二 PMOS管110的柵極接所述第一 PMOS管109的漏極和所述第二 NMOS管111的漏極，漏極接所述第一 PMOS管109的柵極和所述第三NMOS管112的漏極和所述第三PMOS管113的柵極，源極接電源；
[0054]所述第二 NMOS管111的柵極接所述第一反相器101的輸出端和所述第二反相器102的輸入端，漏極接所述第一 PMOS管109的漏極和所述第二 PMOS管110的柵極，源極接地；
[0055]所述第三NMOS管112的柵極所述第二反相器102的輸出端和所述第三反相器103的輸入端和所述第一 NMOS管107的柵極，漏極接所述第一 PMOS管109的柵極和所述第三PMOS管113的柵極，源極接地；
[0056]所述第三PMOS管113的柵極接第一 PMOS管109的柵極和所述第二 PMOS管110的漏極和所述第三NMOS管112的漏極，漏極所述第四NMOS管114的漏極和所述輸出電路300，源極接地；
[0057]所述第四NMOS管114的柵極接所述第五反相器106的輸出端，漏極接所述第三PMOS管113的漏極和所述輸出電路300，源極接地。
[0058]所述驅(qū)動(dòng)下拉管電路200包括第六反相器201、第七反相器202、第二電阻203、第八反相器204、第九反相器205、第五NMOS管206和第二電容207:
[0059]所述第六反相器201的輸入端接輸入信號(hào)VIN，輸出端接所述第七反相器202的輸入端和所述第五NMOS管206的柵極；
[0060]所述第七反相器202的輸入端接所述第六反相器201的輸出端和所述第五NMOS管206的柵極，輸出端接第二電阻203的一端；
[0061]所述第二電阻203的一端接所述第七反相器202的輸出端，另一端接所述第五NMOS管206的漏極和所述第二電容207的一端；
[0062]所述第八反相器204的輸入端接所述第二電阻203的一端和所述第五NMOS管206的漏極和所述第二電容207的一端，輸出端接所述第九反相器205的輸入端；
[0063]所述第九反相器205的輸入端接所述第八反相器204的輸出端，輸出端接所述輸出電路300 ；
[0064]所述第五NMOS管206的柵極接所述第六反相器201的輸出端和所述第七反相器202的輸入端，漏極接所述第二電阻203的一端和所述第二電容207的一端和所述第八反相器204的輸入端，源極接地；
[0065]所述第二電容207的一端接所述第二電阻203的一端和所述第五NMOS管206的漏極和所述第八反相器204的輸入端，另一端接地。
[0066]所述輸出電路300包括第三PMOS管301和第六NMOS管302:
[0067]所述第四PMOS管301的柵極接所述第三PMOS管113的漏極和所述第四NMOS管114的漏極，漏極接所述第六NMOS管302的漏極和輸出信號(hào)V0UT，源極接電源；
[0068]所述第六NMOS管302的柵極接所述第九反相器205的輸出端，漏極接所述第四PMOS管301的漏極和輸出信號(hào)V0UT，源極接地。
[0069]當(dāng)輸入VIN為高電平時(shí)，所述驅(qū)動(dòng)上拉管電路100的所述第一反相器101輸出端為低電平，所述第二 NMOS管111不導(dǎo)通，這樣所述第二 PMOS管110也不導(dǎo)通，由于所述第二反相器102的輸入端為低電平輸出為高電平，所述第三NMOS管112導(dǎo)通，拉低所述第三PMOS管113的柵極電壓使所述第三PMOS管113導(dǎo)通，拉高所述第三PMOS管301的柵極電壓使得所述第三PMOS管301關(guān)閉，同時(shí)所述第二反相器102輸出經(jīng)過所述第三反相器103和所述第一電阻104和所述第一電容108和所述第一 NMOS管107和所述第四反相器105和所述第五反相器106組成的延時(shí)電路延時(shí)再對(duì)所述第四NMOS管114控制，由于所述第五反相器106輸出端為低電平，所述第四NMOS管114關(guān)閉；同時(shí)所述驅(qū)動(dòng)下拉管電路200的所述第六反相器201為低電平，通過所述第七反相器202和所述第二電阻203和所述第二電容207和所述第五NMOS管206和所述第八反相器204和所述第九反相器205組成的延時(shí)電路延時(shí)再對(duì)所述第六NMOS管203控制，由于所述第九反相器205的輸出端為高電平，所述第六NMOS管302導(dǎo)通；此時(shí)所述第三PMOS管301的柵極是輸入VIN沒有經(jīng)過延時(shí)電路快速地進(jìn)行控制，而所述第六NMOS管302的柵極是輸入VIN經(jīng)過延時(shí)電路再驅(qū)動(dòng)，有個(gè)延時(shí)時(shí)間在，即是當(dāng)所述第三PMOS管301迅速關(guān)閉后再經(jīng)過延時(shí)才控制所述第六NMOS管302導(dǎo)通，這樣就不至于在所述第三PMOS管301沒徹底關(guān)閉的情況下所述第六NMOS管302有導(dǎo)通的可能，能夠保證輸出電路的所述第三PMOS管301 (上拉管)和所述第六NMOS管302 (下拉管)不會(huì)同時(shí)導(dǎo)通造成短路，不同時(shí)導(dǎo)通就沒有電流從電源到地流掉就可以有效地降低了功耗。
[0070]同理，當(dāng)輸入VIN為低電平時(shí)，所述第六NMOS管302沒徹底關(guān)閉的情況下所述第三PMOS管301不會(huì)有導(dǎo)通的可能，能夠保證輸出電路的所述第三PMOS管301 (上拉管)和所述第六NMOS管302 (下拉管)不會(huì)同時(shí)導(dǎo)通造成短路，不同時(shí)導(dǎo)通就沒有電流從電源到地流掉就可以有效地降低了功耗。
[0071]本實(shí)用新型公開了一種驅(qū)動(dòng)電路，并且參照附圖描述了本實(shí)用新型的【具體實(shí)施方式】和效果。應(yīng)該理解到的是:上述實(shí)施例只是對(duì)本實(shí)用新型的說明，而不是對(duì)本實(shí)用新型的限制，任何不超出本實(shí)用新型實(shí)質(zhì)精神范圍內(nèi)的實(shí)用新型創(chuàng)造，均落入本實(shí)用新型保護(hù)范圍之內(nèi)。
【權(quán)利要求】
1.驅(qū)動(dòng)電路，包括驅(qū)動(dòng)上拉管電路、驅(qū)動(dòng)下拉管電路和輸出電路: 所述驅(qū)動(dòng)上拉管電路是驅(qū)動(dòng)所述輸出電路的上拉管； 所述驅(qū)動(dòng)下拉管電路是驅(qū)動(dòng)所述輸出電路的下拉管； 所述輸出電路是對(duì)輸入信號(hào)VIN進(jìn)行輸出； 其特征在于所述驅(qū)動(dòng)上拉管電路包括第一反相器、第二反相器、第三反相器、第一電阻、第四反相器、第五反相器、第一 NMOS管、第一電容、第一 PMOS管、第二 PMOS管、第二 NMOS管、第三NMOS管、第三PMOS管和第四NMOS管: 所述第一反相器的輸入端接輸入信號(hào)VIN，輸出端接所述第二反相器的輸入端和所述第二 NMOS管的柵極； 所述第二反相器的輸入端接所述第一反相器的輸出端和所述第二 NMOS管的柵極，輸出端接所述第三反相器的輸入端和所述第三匪OS管的柵極和所述第一 NMOS管的柵極； 所述第三反相器的輸入端接所述第二反相器的輸出端和所述第一 NMOS管的柵極和所述第三NMOS管的柵極，輸出端接第一電阻的一端； 所述第一電阻的一端接所述第三反相器的輸出端，另一端接所述第一 NMOS管的漏極和所述第四反相器的輸入端和所述第一電容的一端； 所述第四反相器的輸入端接所述第一 NMOS管的漏極和所述第一電阻的一端和所述第一電容的一端，輸出端接所述第五反相器的輸入端； 所述第五反相器的輸入端接所述第四反相器的輸出端，輸出端接所述第四NMOS管的柵極； 所述第一 NMOS管的柵極接所述第二反相器的輸出端和所述第三NMOS管的柵極和所述第三反相器的輸入端，漏極接所述第一電阻的一端和所述第一電容的一端和所述第四反相器的輸入端，源極接地； 所述第一電容的一端接所述第一 NMOS管的漏極和所述第一電阻的一端和所述第四反相器的輸入端，另一端接地； 所述第一 PMOS管的柵極接所述第二 PMOS管的漏極和所述第三NMOS管的漏極和所述第三PMOS管的柵極，漏極接所述第二 PMOS管的柵極和所述第二 NMOS管的漏極，源極接電源； 所述第二 PMOS管的柵極接所述第一 PMOS管的漏極和所述第二 NMOS管的漏極，漏極接所述第一 PMOS管的柵極和所述第三NMOS管的漏極和所述第三PMOS管的柵極，源極接電源； 所述第二 NMOS管的柵極接所述第一反相器的輸出端和所述第二反相器的輸入端，漏極接所述第一 PMOS管的漏極和所述第二 PMOS管的柵極，源極接地； 所述第三NMOS管的柵極所述第二反相器的輸出端和所述第三反相器的輸入端和所述第一 NMOS管的柵極，漏極接所述第一 PMOS管的柵極和所述第三PMOS管的柵極，源極接地； 所述第三PMOS管的柵極接第一 PMOS管的柵極和所述第二 PMOS管的漏極和所述第三NMOS管的漏極，漏極所述第四NMOS管的漏極和所述輸出電路，源極接地； 所述第四NMOS管的柵極接所述第五反相器的輸出端，漏極接所述第三PMOS管的漏極和所述輸出電路，源極接地。
2.如權(quán)利要求1所述的驅(qū)動(dòng)電路，其特征在于所述驅(qū)動(dòng)下拉管電路包括第六反相器、第七反相器、第二電阻、第八反相器、第九反相器、第五NMOS管和第二電容: 所述第六反相器的輸入端接輸入信號(hào)VIN，輸出端接所述第七反相器的輸入端和所述第五NMOS管的柵極； 所述第七反相器的輸入端接所述第六反相器的輸出端和所述第五NMOS管的柵極，輸出端接第二電阻的一端； 所述第二電阻的一端接所述第七反相器的輸出端，另一端接所述第五NMOS管的漏極和所述第二電容的一端； 所述第八反相器的輸入端接所述第二電阻的一端和所述第五NMOS管的漏極和所述第二電容的一端，輸出端接所述第九反相器的輸入端； 所述第九反相器的輸入端接所述第八反相器的輸出端，輸出端接所述輸出電路； 所述第五NMOS管的柵極接所述第六反相器的輸出端和所述第七反相器的輸入端，漏極接所述第二電阻的一端和所述第二電容的一端和所述第八反相器的輸入端，源極接地；所述第二電容的一端接所述第二電阻的一端和所述第五NMOS管的漏極和所述第八反相器的輸入端，另一端接地。
3.如權(quán)利要求1所述的驅(qū)動(dòng)電路，其特征在于所述輸出電路包括第三PMOS管和第六NMOS 管: 第四PMOS管的柵極接所述第三PMOS管的漏極和第四NMOS管的漏極，漏極接所述第六NMOS管的漏極和輸出信號(hào)V0UT，源極接電源； 所述第六NMOS管的柵極接第九反相器的輸出端，漏極接第四PMOS管的漏極和輸出信號(hào)VOUT，源極接地。
【文檔編號(hào)】H03K17/082GK204244200SQ201420587196
【公開日】2015年4月1日 申請(qǐng)日期:2014年10月8日 優(yōu)先權(quán)日:2014年10月8日
【發(fā)明者】王文建 申請(qǐng)人:杭州寬?？萍加邢薰?br>