一種基于雙環(huán)dll的三段式高精度時間數字轉換方法及其電路的制作方法
【專利摘要】本發(fā)明公開了一種基于雙環(huán)延遲鎖相環(huán)的三段式高精度時間數字轉換方法及其電路，被測時段采用高、中、低相結合分段式量化方法。三段式TDC中高段位計數式量化器由外部輸入的高頻穩(wěn)定時鐘驅動，實現寬范圍穩(wěn)定的測距量程；中段位TDC由第一DLL壓控延遲鏈構成，通過異步采樣方式實現對高段位細分，穩(wěn)定時鐘周期完成可重復的均勻相位分辨，通過對結束時刻點所在相位位置的譯碼，完成中段量化功能。對于中段位所采TDC產生的量化誤差，該誤差時間提取出來后，由低段位完成進一步的量化處理，實現更高精度測量。
【專利說明】一種基于雙環(huán)DLL的三段式高精度時間數字轉換方法及其電路

【技術領域】
[0001]本發(fā)明涉及一種時間數字轉換方法及其電路，尤其涉及一種三段式寬動態(tài)范圍時間數字轉換方法及其電路。

【背景技術】
[0002]時間數字轉換(Time-to-Digital Converter, TDC)電路是將模擬域連續(xù)的時間段轉換成數字信號的電路，利用數字集成電路在時域內對起始時刻Start信號和結束時刻Stop信號之間的待檢測時間信號的處理，進而實現對時間信號的數字處理，最終得到數字量輸出。美國國家科學院已將TDC技術作為評估國家國防力量的重要標志之一，并將其列為國家需大力發(fā)展的科學技術之一。以TDC為基礎構造的精密時間測量技術不僅在地球動力學、相對論、脈沖星周期和人造衛(wèi)星動力學測地等基礎研究領域有重要的作用，而且在諸如航空航天、深空通訊、衛(wèi)星發(fā)射及監(jiān)控、地質測繪、導航通信、電力傳輸和科學計量等應用研究、國防和國民經濟建設中也有廣泛的應用，甚至已經深入到人們社會生活的方方面面，幾乎無所不及，對國民經濟與國防建設意義重大。
[0003]根據不同的用途設計不同精度的時間數字轉換電路，應用范圍受到局限。在粒子物理實驗中TOF飛行時間測量，對時間測量精度的要求極高，而在某些應用領域則對時間測量的范圍有較高要求，寬動態(tài)范圍TDC能夠根據不同應用的特點，兼顧測量精度或測量范圍的不同要求。對于傳統(tǒng)的兩段式TDC結構，由于受面積和工藝限制，在特定量程范圍內TDC時間分辨率受到限制。


【發(fā)明內容】

[0004]發(fā)明目的:為了克服現有技術中存在的不足，本發(fā)明提供一種基于雙環(huán)DLL的三段式高精度時間數字轉換方法及其電路，能夠實現寬動態(tài)范圍下的高精度時間測量。
[0005]技術方案:為實現上述目的，本發(fā)明采用的技術方案為:
[0006]一種基于雙環(huán)DLL的三段式高精度時間數字轉換方法，包括如下步驟:
[0007]步驟(I)，高段位量化:通過周期為T1的時鐘對待測時間進行計數式粗測量，所得粗測時間Ii1T1為高段位量化值，其中Ii1為計數式粗測量的計數值；
[0008]步驟⑵，中段位量化:采用抽頭延遲線法，通過周期為T2的時鐘對待測時間的結束時刻Stop信號在周期T1的時鐘中的位置進行測量，得到結束時刻Stop信號在周期為T2的時鐘中的相對位置，進而得到中段位量化值t3 = n2T2，其中η2為抽頭延遲線法的計數值；
[0009]步驟(3)，低段位量化:采用差分延遲法對t5時間進行測量，所述t5時間為結束時刻Stop信號在周期為T2的時鐘中的相對位置與該位置的下一個T2時鐘周期的上升沿之間的時間間隔，得到低段位量化值(T2_t5);其中，結束時刻Stop信號作為低段位量化的起始時刻Systart信號，結束時刻Stop信號在周期為T2的時鐘中的相對位置的下一個T2時鐘周期的上升沿作為所述步驟(3)中低段位量化的結束時刻Systop信號；
[0010]步驟(4)，將所述高段位量化值、中段位量化值以及低段位量化值相加得到時間數子轉換結果 Ttqf = n1T1+t3+T2-t5o
[0011]進一步的，通過一個雙環(huán)延遲鎖相環(huán)(Dual-DLL)分別提供所述步驟(2)中采用抽頭延遲線法進行中段位量化時的延遲單元時間T2，以及所述步驟(3)中采用差分延遲法進行低段位量化時的差分延遲，所述步驟(I)中周期為T1的時鐘作為所述雙環(huán)延遲鎖相環(huán)的外部輸入時鐘CLK。
[0012]進一步的，所述雙環(huán)延遲鎖相環(huán)中的延遲鏈長度采用編程控制模式控制，實現延遲鏈長度為n，n+1至n，n+k多級選擇控制，從而實現分辨率從tM/n2至k*tM/n2切換，其中k為精度調節(jié)因子，tCLK為雙環(huán)延遲鎖相環(huán)的兩環(huán)共用的外部輸入時鐘CLK的周期。
[0013]一種基于雙環(huán)DLL的三段式高精度時間數字轉換電路，包括可配置型線性反饋移位寄存器、初相調整電路、邊沿檢測電路、抽頭延遲線型時間數字轉換模塊、雙環(huán)延遲鎖相環(huán)、環(huán)形游標型時間數字轉換模塊、數據讀出單元；其中:所述雙環(huán)延遲鎖相環(huán)包括第一DLL和第二 DLL，周期為T1的時鐘作為雙環(huán)延遲鎖相環(huán)共用的外部輸入時鐘輸入到所述雙環(huán)延遲鎖相環(huán)；
[0014]所述初相調整電路用于控制Start信號與周期為T1的時鐘沿同步后輸入到所述可配置型線性反饋移位寄存器的輸入端；
[0015]所述可配置型線性反饋移位寄存器根據Stop信號以及所述同步后的Start信號，通過周期為T1的時鐘對待測時間進行計數式的粗測量后，得到高段位量化值Ii1T1，其中Ii1為計數式粗測量的計數值；
[0016]所述雙環(huán)延遲鎖相環(huán)的第一 DLL將周期將T1的時鐘均勻相位移得到周期為T2的時鐘后輸入到所述抽頭延遲線型時間數字轉換模塊，所述抽頭延遲線型時間數字轉換模塊采樣第一 DLL的延遲鏈多相位時鐘，對待測時間的結束時刻Stop信號在周期T1的時鐘中的位置進行測量，得到結束時刻Stop信號在周期為T2的時鐘中的相對位置，進而得到中段位量化值t3 = n2T2,其中η2為抽頭延遲線法的計數值；
[0017]所述邊沿檢測電路用于檢測Stop信號的到來并將該Stop信號作為低段位量化的起始時刻Systart信號輸入到所述環(huán)形游標型時間數字轉換模塊，同時檢測Stop信號在周期為T2的時鐘中的相對位置的下一個T2時鐘周期的上升沿并作為低段位量化的結束時刻Systop信號輸入到所述環(huán)形游標型時間數字轉換模塊；
[0018]所述環(huán)形游標型時間數字轉換模塊根據所述雙環(huán)延遲鎖相環(huán)的第一 DLL和第二DLL輸出的延遲時間，對接收的Systart信號和Systop信號之間的時間間隔進行量化，得到低段位量化值t5 ；
[0019]所述數據讀出單元用于依次將可配置型線性反饋移位寄存器得到的高段位量化值、抽頭延遲線型時間數字轉換模塊得到的中段位量化值、以及環(huán)形游標型時間數字轉換模塊得到的低段位量化值順序串聯拼接后輸出時間數字轉換結果。
[0020]進一步的，所述邊沿檢測電路包括(n+1)個D觸發(fā)器、第一動態(tài)或門以及第二動態(tài)或門；所述結束時刻Stop信號分別輸入到(n+1)個D觸發(fā)器的數據輸入端，所述第一至第η個D觸發(fā)器的時鐘端依次連接所述雙環(huán)延遲鎖相環(huán)中第一 DLL的延遲鏈多相位時鐘，所述第一至第η個D觸發(fā)器的輸出端依次連接所述第一動態(tài)或門的第一至第η個輸入端，所述第一動態(tài)或門的輸出端用于輸出所述Systop信號；所述第(n+1)個D觸發(fā)器的時鐘端連接高電平，所述第(n+1)個D觸發(fā)器的輸出端連接所述第二動態(tài)或門的第一輸入端，所述第二動態(tài)或門的輸出端用于輸出所述Systart信號；其中n = T1A2, η為整數。
[0021]進一步的，所述雙環(huán)延遲鎖相環(huán)中第一 DLL的延遲鏈包括(n+k)個延遲單元，k為精度調節(jié)因子。
[0022]有益效果:本發(fā)明提供的一種基于雙環(huán)DLL的三段式高精度時間數字轉換方法及其電路，被測時段采用高、中、低相結合分段式量化方法。三段式高精度時間數字轉換中高段位計數式量化由外部輸入的高頻穩(wěn)定時鐘周期為T1的時鐘CLK驅動，實現寬范圍穩(wěn)定的測距量程；中段位量化采用抽頭延遲線法，穩(wěn)定時鐘周期完成可重復的均勻相位分辨，通過對結束時刻點所在相位位置的譯碼，完成中段量化功能。對于中段位所采用抽頭延遲線法產生的量化誤差t5，該誤差時間由低段位環(huán)形游標型時間數字轉換模塊完成進一步的量化處理，實現更高精度測量。三段式高精度時間數字轉換中各段量化時間的原理各不相同，高段位量化是計數器計數、中段位量化是時鐘周期相位分辨、低段位是兩延遲環(huán)振的相位追趕。高段位、中段位以及低段位所得量化值經譯碼并順序串聯拼接，統(tǒng)一整合為二進制數據，最終完成統(tǒng)一的轉換數據輸出。三段式高精度時間數字轉換中，中段位抽頭延遲線型時間數字轉換模塊向上計數可拓展測量范圍，向下分辨可實現更高的檢測精度，有效擴展時間測量的動態(tài)范圍。相比傳統(tǒng)兩段式結構，在同一輸入時鐘和基本延遲控制條件情況下，三段式TDC可以達到更高的測量分辨率，或者在相同的檢測精度條件下，三段式TDC的時鐘頻率顯著下降，帶來系統(tǒng)功耗的明顯降低。
[0023]雙環(huán)延遲鎖相環(huán)包括第一 DLL和第二 DLL，兩環(huán)共用同一外部輸入時鐘，利用反饋所用的多相時鐘節(jié)點不同特性，對兩個鑒頻鑒相器的不同輸入端信號處理，從而產生兩個穩(wěn)定的延遲時間，且兩者存在精確的計算關系，從而實現了兩種延遲時間不同的延遲單元，避免時鐘不同帶來的相位抖動和噪聲干擾問題，為三段式高精度時間數字轉換中所有延遲單元提供精準的延遲控制，保證系統(tǒng)中所用延遲單元的延遲時間穩(wěn)定；具體為，在中段位量化中，雙環(huán)延遲鎖相環(huán)的第一 DLL根據外部輸入的周期為T1的時鐘均勻移相得到周期為T2的時鐘后提供抽頭延遲線型時間數字轉換模塊所需的延遲鏈；在低段位量化中，雙環(huán)延遲鎖相環(huán)在外部輸入時鐘信號不變的情況下，通過第一 DLL和第二 DLL提供環(huán)形游標型時間數字轉換模塊所需的差分延遲。此外，本方案中通過一個雙環(huán)延遲鎖相環(huán)同時為三段式高精度時間數字轉換中所有延遲單元提供精準的延遲控制，相比于通過不同模塊給中段位和低段位量化分別提供延遲，節(jié)省了電路面積和功耗。
[0024]雙環(huán)延遲鎖相環(huán)中采用編程控制模式控制延遲鏈長度，實現延遲鏈長度為n，n+1至n，n+k多級選擇控制，從而分辨率可以實現從tM/n2至k*tM/n2切換。相比于現有技術中的η個延遲單元增加了 k個延遲單元，通過增加的調節(jié)因子k，能夠根據需要控制k因子來調節(jié)精度。TDC的分辨率僅由雙環(huán)延遲鎖相環(huán)的兩個延遲單元的延遲時間差決定，TDC量化精度突破了基本延遲單元時間限制，理論上可達到皮秒級的時間檢測分辨率。同時，DLL能夠自主調節(jié)壓控電壓的大小來抑制壓控延遲單元的延遲時間的變化，在DLL反饋調節(jié)控制下，延遲單元延遲時間和環(huán)振頻率相位噪聲低。
[0025]在三段式高精度時間數字轉換中，中段位量化位建立于第一 DLL的多相時鐘，采用異步采樣方式，將第一 DLL的多相時鐘作為第一至第η個D觸發(fā)器的時鐘端信號，采集多相位時鐘上升沿到來時Stop信號狀態(tài)。所采集狀態(tài)全部在動態(tài)或門中進行選擇，根據動態(tài)或門的輸出結果，即可檢測脈沖信號Stop上升沿到來時隨之到來的時鐘上升沿Systop。針對異步采樣D觸發(fā)器的輸出上升沿到達的先后順序，可判斷中段位對應所測時間。在采集低段位量化所用的起始時刻Systart信號時，第(n+1)個D觸發(fā)器的時鐘端連接高電平，其數據端連接Stop信號，第(n+1)個D觸發(fā)器的輸出端通過連接的第二動態(tài)或門輸出采集到的Stop信號作為起始時刻Systart信號，Stop信號也經過等同結構的電路做相應的匹配延時，兩個動態(tài)或門可以讓電路中只存在動態(tài)功耗，避免靜態(tài)電流。和靜態(tài)或門相比，在多級扇入情況下，動態(tài)或門可以大大減小電路面積，并且避免靜態(tài)或門由于多級扇入導致的延遲時間變大引起的傳輸延遲。低段位將可測兩脈沖信號間時間差(Systop-Systart)轉換為環(huán)形游標型時間數字轉換模塊中兩個受DLL調控的對應環(huán)振相位差值，并轉化為頻率差值進行低段計數。即低環(huán)形游標型時間數字轉換模塊中，“慢”環(huán)追趕上“快”環(huán)時，計數停止并將計數結果鎖存至低段計數器中。此外，DLL電路由于防錯鎖電路和可編程延遲線，擴大了其鎖定范圍，從而TDC電路可實現寬動態(tài)測量，可以通過更改外部輸入時鐘頻率實現電路既可以配置到高精度、高分辨模式；也可配置到寬范圍低精度模式。
[0026]綜上所述，三段式TDC結構中的低段位把Stop信號和Start信號之間的時間差轉化為雙環(huán)形游標型時間數字轉換模塊中雙環(huán)的兩頻率間初相差，代替兩段式TDC以及常規(guī)三段式TDC中延遲單元延遲時間作為基本時間分辨單位，使得分辨率突破延遲單元的本征延遲。且產生頻率的環(huán)振延遲精確受雙環(huán)延遲鎖相環(huán)調控，通過控制邏輯將此差值用計數器表示出來。此種結構理論上可以在計數器每加一位情況下將分辨率提高一倍，從而表示出更精確的時間測量。

【專利附圖】

【附圖說明】
[0027]圖1是一種基于雙環(huán)DLL的三段式高精度時間數字轉換方法流程圖；
[0028]圖2是一種基于雙環(huán)DLL的三段式高精度時間數字轉換的時間測量原理圖；
[0029]圖3是一種基于雙環(huán)DLL的三段式高精度時間數字轉換電路框圖；
[0030]圖4是應用于本發(fā)明三段式高精度時間數字轉換的雙環(huán)延遲鎖相環(huán)結構電路圖；
[0031]圖5是高段位量化電路圖；
[0032]圖6是邊沿檢測電路圖；
[0033]圖7是低段位量化電路圖；
[0034]圖8是低段位量化原理圖。

【具體實施方式】
[0035]下面結合附圖對本發(fā)明作更進一步的說明。
[0036]實施例:一種基于雙環(huán)DLL的三段式高精度時間數字轉換方法，如圖1、圖2所示，包括如下步驟:
[0037]步驟(I)，高段位量化:通過周期為T1的時鐘對待測時間進行計數式粗測量，所得粗測時間Ii1T1為高段位量化值，其中Ii1為計數式粗測量的計數值；
[0038]步驟(2)，中段位量化:采用抽頭延遲線法，通過周期為T2的時鐘對待測時間的結束時刻Stop信號在周期T1的時鐘中的位置進行測量，得到結束時刻Stop信號在周期為T2的時鐘中的相對位置，進而得到中段位量化值t3 = n2T2，其中η2為抽頭延遲線法的計數值；其中，通過一個雙環(huán)延遲鎖相環(huán)提供延遲單元時間T2，周期為T1的時鐘作為該雙環(huán)延遲鎖相環(huán)的外部輸入時鐘CLK;
[0039]步驟(3)，低段位量化:采用差分延遲法對t5時間進行測量，該〖5時間為結束時刻Stop信號在周期為T2的時鐘中的相對位置與該位置的下一個T2時鐘周期的上升沿之間的時間間隔，得到低段位量化值(T2_t5);其中，結束時刻Stop信號作為低段位量化的起始時刻Systart信號，結束時刻Stop信號在周期為T2的時鐘中的相對位置的下一個T2時鐘周期的上升沿作為步驟(3)中低段位量化的結束時刻Systop信號；在采用差分延遲法對&時間進行測量時，通過步驟(2)中所用的雙環(huán)延遲鎖相環(huán)提供差分延遲，周期為T1的時鐘仍作為該雙環(huán)延遲鎖相環(huán)的外部輸入時鐘CLK ；
[0040]步驟(4)，將高段位量化值、中段位量化值以及低段位量化值相加得到時間數字轉換結果 Ttqf = Ii1Wt4 = nJi+Wtg。
[0041]在步驟(3)中采用差分延遲法對t5時間進行測量時，雙環(huán)延遲鎖相環(huán)中的延遲鏈長度采用編程控制模式控制，實現延遲鏈長度為n，n+1至n，n+k多級選擇控制，從而實現分辨率從tM/n2至k*tM/n2切換，其中k為精度調節(jié)因子，tCLK為雙環(huán)延遲鎖相環(huán)的兩環(huán)共用的外部輸入時鐘CLK的周期，tCLK = V
[0042]如圖3所示，一種基于雙環(huán)DLL的三段式高精度時間數字轉換電路，包括7bit可配置型線性反饋移位寄存器、初相調整電路、邊沿檢測電路、抽頭延遲線型時間數字轉換模塊、雙環(huán)延遲鎖相環(huán)、環(huán)形游標型時間數字轉換模塊、數據讀出單元。其中:雙環(huán)延遲鎖相環(huán)包括第一 DLL和第二 DLL，周期為T1的時鐘作為雙環(huán)延遲鎖相環(huán)共用的外部輸入時鐘輸入到所述雙環(huán)延遲鎖相環(huán)。
[0043]時間檢測的起始時刻Start信號由轉換電路同步，結束時刻Stop信號由傳感器感應后產生并輸入到轉換電路，因此相對固定的Start時刻，Stop信號產生的時刻隨機變化。TDC完成對Start-Stop之間時段的精確量化。
[0044]初相調整電路用于控制Start信號與周期為T1的時鐘沿同步后輸入到7bit可配置型線性反饋移位寄存器的輸入端。通過初相調整電路控制Start信號與周期為T1的時鐘沿同步，使得初始相位誤差為0，這樣測量誤差主要來自信號時鐘頻率(測量尺度標準)的偏差，以及隨機Stop信號產生的量化誤差。
[0045]如圖5所示為高段位量化電路結構圖，由7bit可配置型線性反饋移位寄存器構成。LFSR通過一個同或門的邏輯控制，將輸出反饋給第一個觸發(fā)器的數據信號輸入端，使得計數器的狀態(tài)位不斷跳變，直到所有7位狀態(tài)完成一次循環(huán)，實現計數。每當時鐘信號上升沿到來時，所有DFF狀態(tài)順移一位，致使各結點狀態(tài)產生相應變化。由于同或運算輸入和輸出信號的選取滿足N-bit LFSR本原多項式的約束，因此在給定初始狀態(tài)下(這里排除全部Q = I的初態(tài))，環(huán)路結點Q構成的狀態(tài)數為2N-1，時鐘周期數與特定LFSR狀態(tài)一一對應。
[0046]當EN信號為高時，內部環(huán)振為LFSR提供高頻時鐘信號，LFSR工作在計數模式；當EN信號變低后，外接低頻時鐘(端口為Low_ck)為LFSR提供時鐘信號，LFSR工作在傳輸模式。計數停止后，數據保存在LFSR中，通過接口逐位串行輸出。計數與寄存讀出的復用結構，減免了寄存模塊的面積，并且降低了功耗。LFSR狀態(tài)對應的二進制數字量具有偽隨機性數的性質，無法直接反映計數周期數，在狀態(tài)鎖定后，需要通過譯碼表查找其對應的二進制數得到計數時間。也就是說LFSR非二進制偽隨機數計數器需要附加譯碼電路，才能得到與計數周期數直接對應的二進制數字量。7bit可配置型線性反饋移位寄存器根據Stop信號以及同步后的Start信號，通過周期為T1的時鐘對待測時間進行計數式的粗測量后，得到高段位量化值Ii1T1，其中Ii1為計數式粗測量的計數值。具體為:當Start信號到來時，該時刻點后的周期為T1的時鐘信號的第一個上升沿觸發(fā)7bit可配置型線性反饋移位寄存器計數，即由周期為T1的時鐘信號直接提供給7bit可配置型線性反饋移位寄存器進行高段位粗計數時間測量。對于7bit可配置型線性反饋移位寄存器采用二進制計數器，Ii1直接對應計數器的狀態(tài)輸出，對于非二進制計數器，需要增加譯碼電路將計數器各節(jié)點狀態(tài)輸出譯碼成二進制數；
[0047]雙環(huán)延遲鎖相環(huán)的第一 DLL將周期將T1的時鐘均勻相位移得到周期為T2的時鐘后輸入到抽頭延遲線型時間數字轉換模塊，該抽頭延遲線型時間數字轉換模塊采樣第一DLL的延遲鏈多相位時鐘，對待測時間的結束時刻Stop信號在周期T1的時鐘中的位置進行測量，得到結束時刻Stop信號在周期為T2的時鐘中的相對位置，進而得到中段位量化值t3=Ii2T2，其中n2為抽頭延遲線法的計數值。中段位量化起承上啟下的作用，其量程為高段位量化的分辨率，或最大量化誤差，而中段位的分辨率或最大量化誤差決定了低段位量化的測量量程，從而也間接的影響到系統(tǒng)的最終分辨率。
[0048]在中段量化結束后，Stop信號與下一個T2時鐘周期的上升沿會產生一個t5的剩余時間，因此中段量化誤差t4 = T2-t5。邊沿檢測電路用于檢測Stop信號上升沿的到來并將該Stop信號作為低段位量化的起始時刻Systart信號輸入到環(huán)形游標型時間數字轉換模塊，同時檢測Stop信號在周期為T2的時鐘中的相對位置的下一個T2時鐘周期的上升沿并作為低段位量化的結束時刻Systop信號輸入到環(huán)形游標型時間數字轉換模塊。其中，如圖6所示，邊沿檢測電路包括(n+1)個D觸發(fā)器、第一動態(tài)或門以及第二動態(tài)或門。結束時刻Stop信號分別輸入到(n+1)個D觸發(fā)器的數據輸入端，第一至第η個D觸發(fā)器的時鐘端依次連接雙環(huán)延遲鎖相環(huán)中第一 DLL的延遲鏈多相位時鐘，第一至第η個D觸發(fā)器的輸出端依次連接第一動態(tài)或門的第一至第η個輸入端，第一動態(tài)或門的輸出端用于輸出所述Systop信號；第(n+1)個D觸發(fā)器的時鐘端連接高電平，第(n+1)個D觸發(fā)器的輸出端連接第二動態(tài)或門的第一輸入端，第二動態(tài)或門的輸出端用于輸出所述Systart信號；其中η=T1A2, η為整數。
[0049]如圖4所示的雙環(huán)延遲鎖相環(huán)結構電路圖，雙環(huán)延遲鎖相環(huán)電路由一個快速和一個慢速DLL環(huán)組成，分別稱之為第一 DLL和第二 DLL。兩個DLL都由鑒頻鑒相器、電荷泵和延遲鏈等功能模塊組成。其中第一 DLL定義為系統(tǒng)主DLL，其延遲鏈由n+1到n+k多級選擇控制延遲單元組成，從而可以實現分辨率從tM/n2至k*tM/n2切換。增加了 k的調節(jié)因子，根據需要控制k因子來調節(jié)精度，邏輯控制由二選一開關和相應邏輯控制實現。第一 DLL選用了其中前η級進行鎖定，每級延遲時間為tf，第二 DLL延遲鏈由η級延遲單元構成，在η級輸出鎖定，每級延遲為ts。第一 DLL中第(n+k)級延時單元的輸出匹配第二 DLL的第η級輸出，從而兩環(huán)在同一時鐘輸入頻率下得到兩個穩(wěn)定的不同延遲時間，且有ts>tf。因此，分別從第一 DLL和第二 DLL的電荷泵(CP)輸出得到的偏置電壓VemF和Vems能夠輸出到環(huán)形游標型時間數字轉換模塊的差值鏈上，從而使差值信號k(ts-tf)穩(wěn)定。雙環(huán)DLL的好處在于兩環(huán)共用了同一個外部輸入時鐘，并使兩延時單元建立起聯系，得到穩(wěn)定的延遲差值。當k = I時精度最高，下面對k = I的情況進行分析。根據DLL鑒頻鑒相器的工作原理，兩個延遲線在相同的參考時鐘驅動下，可有
[0050]nts = (n+1) tf(2)
[0051]第一 DLL在第η級輸出鎖定，則ntf = tCLK,對公式2變形可得
[0052]ts = (tCLK/n) X (n+l)/n = tCLKX (n+l)/n2 (3)
[0053]式中周期tM作為輸入時鐘的參考周期信號，利用差值ts_tf作為最小分辨率實施時間測量，得到的低段TDC量化誤差可由公式4表示。
[0054]Atr = ts-tf = [?ακ(η+1)/η2]-[?ακ/η] = tCLK/n2(4)
[0055]在固定時鐘周期下，雖然延遲鏈的延遲單元各不相同，但單元延遲總體上與延遲鏈中的延遲單元數量成反比，而以上量化誤差則與延遲單元數的平方成反比。顯然，兩段式TDC量化誤差被限制在延遲單元的延遲時間上，而三段式TDC則突破了這種局限，且η越大，量化誤差降低的效果越明顯。
[0056]環(huán)形游標型時間數字轉換模塊根據雙環(huán)延遲鎖相環(huán)的第一 DLL和第二 DLL輸出的延遲時間，對接收的Systart信號和Systop信號之間的時間間隔進行量化，得到低段位量化值t5。如圖7所示，環(huán)形游標型時間數字轉換模塊的計數由Fast延遲環(huán)和Slow延遲環(huán)組成,兩延遲環(huán)的延遲單元受第一 DLL和第二 DLL中Vctku^P Vcms壓控電壓調控，從而構成兩個初相確定但頻率值不同的的環(huán)振。如圖8所示，當低段位TDC接收到Systart和Systop信號后，兩個環(huán)振能夠將兩脈沖信號的延時差轉化為延遲振蕩環(huán)的相位差，由于Ff頻率較高，它的上升沿將慢慢逼近Fs的上升沿，通過后續(xù)的控制邏輯當Systop追趕上Systart時，環(huán)形游標型時間數字轉換模塊中的計數器停止計數，分辨率為兩延遲單元的差值。控制邏輯模塊由兩個DFF和一個與門構成。DFFl檢測何時Ff的上升沿趕上Fs的上升沿，DFF2記錄前一個DFF上一次的狀態(tài)。初始狀態(tài)兩個DFF的Q輸出均為I，QB輸出均為0，此時與門輸出為0，兩個DFF同時工作時，DFFl的QB輸出為1，DFF2的Q輸出為I時與門輸出才為I，停止對低段位LFSR的計數。
[0057]數據讀出單元用于依次將可配置型線性反饋移位寄存器得到的高段位量化值、抽頭延遲線型時間數字轉換模塊得到的中段位量化值、以及環(huán)形游標型時間數字轉換模塊得到的低段位量化值順序串聯拼接后，輸出時間數字轉換結果Itof = nWW
[0058]以上所述僅是本發(fā)明的優(yōu)選實施方式，應當指出:對于本【技術領域】的普通技術人員來說，在不脫離本發(fā)明原理的前提下，還可以做出若干改進和潤飾，這些改進和潤飾也應視為本發(fā)明的保護范圍。
【權利要求】
1.一種基于雙環(huán)DLL的三段式高精度時間數字轉換方法，其特征在于，包括如下步驟: 步驟(I)，高段位量化:通過周期為T1的時鐘對待測時間進行計數式粗測量，所得粗測時間Ii1T1為高段位量化值，其中Ii1為計數式粗測量的計數值； 步驟(2)，中段位量化:采用抽頭延遲線法，通過周期為T2的時鐘對待測時間的結束時刻Stop信號在周期T1的時鐘中的位置進行測量，得到結束時刻Stop信號在周期為T2的時鐘中的相對位置，進而得到中段位量化值t3 = n2T2，其中η2為抽頭延遲線法的計數值；步驟(3)，低段位量化:采用差分延遲法對t5時間進行測量，所述t5時間為結束時刻Stop信號在周期為T2的時鐘中的相對位置與該位置的下一個T2時鐘周期的上升沿之間的時間間隔，得到低段位量化值(T2_t5);其中，結束時刻Stop信號作為低段位量化的起始時刻Systart信號，結束時刻Stop信號在周期為T2的時鐘中的相對位置的下一個T2時鐘周期的上升沿作為所述步驟(3)中低段位量化的結束時刻Systop信號； 步驟(4)，將所述高段位量化值、中段位量化值以及低段位量化值相加得到時間數字轉換結果 Ttqf = nJi+i^+W
2.根據權利要求1所述的一種基于雙環(huán)DLL的三段式高精度時間數字轉換方法，其特征在于，通過一個雙環(huán)延遲鎖相環(huán)分別提供所述步驟(2)中采用抽頭延遲線法進行中段位量化時的延遲單元時間T2，以及所述步驟(3)中采用差分延遲法進行低段位量化時的差分延遲，所述步驟(I)中周期為T1的時鐘作為所述雙環(huán)延遲鎖相環(huán)的外部輸入時鐘CLK。
3.根據權利要求2所述的一種基于雙環(huán)DLL的三段式高精度時間數字轉換方法，其特征在于，所述雙環(huán)延遲鎖相環(huán)中的延遲鏈長度采用編程控制模式控制，實現延遲鏈長度為η, η+1至n，n+k多級選擇控制，從而實現分辨率從tM/n2至k*tM/n2切換，其中k為精度調節(jié)因子，tCLK為雙環(huán)延遲鎖相環(huán)的兩環(huán)共用的外部輸入時鐘CLK的周期。
4.一種基于雙環(huán)DLL的三段式高精度時間數字轉換電路，其特征在于，包括可配置型線性反饋移位寄存器、初相調整電路、邊沿檢測電路、抽頭延遲線型時間數字轉換模塊、雙環(huán)延遲鎖相環(huán)、環(huán)形游標型時間數字轉換模塊、數據讀出單元；其中:所述雙環(huán)延遲鎖相環(huán)包括第一 DLL和第二 DLL，周期為T1的時鐘作為雙環(huán)延遲鎖相環(huán)共用的外部輸入時鐘輸入到所述雙環(huán)延遲鎖相環(huán)； 所述初相調整電路用于控制Start信號與周期為T1的時鐘沿同步后輸入到所述可配置型線性反饋移位寄存器的輸入端； 所述可配置型線性反饋移位寄存器根據Stop信號以及所述同步后的Start信號，通過周期為T1的時鐘對待測時間進行計數式的粗測量后，得到高段位量化值Ii1T1，其中Ii1為計數式粗測量的計數值； 所述雙環(huán)延遲鎖相環(huán)的第一 DLL將周期將T1的時鐘均勻相位移得到周期為T2的時鐘后輸入到所述抽頭延遲線型時間數字轉換模塊，所述抽頭延遲線型時間數字轉換模塊采樣第一 DLL的延遲鏈多相位時鐘，對待測時間的結束時刻Stop信號在周期T1的時鐘中的位置進行測量，得到結束時刻Stop信號在周期為T2的時鐘中的相對位置，進而得到中段位量化值t3 = n2T2，其中η2為抽頭延遲線法的計數值； 所述邊沿檢測電路用于檢測Stop信號的到來并將該Stop信號作為低段位量化的起始時刻Systart信號輸入到所述環(huán)形游標型時間數字轉換模塊，同時檢測Stop信號在周期為T2的時鐘中的相對位置的下一個T2時鐘周期的上升沿并作為低段位量化的結束時刻Systop信號輸入到所述環(huán)形游標型時間數字轉換模塊； 所述環(huán)形游標型時間數字轉換模塊根據所述雙環(huán)延遲鎖相環(huán)的第一 DLL和第二 DLL輸出的延遲時間，對接收的Systart信號和Systop信號之間的時間間隔進行量化，得到低段位量化值t5 ； 所述數據讀出單元用于依次將可配置型線性反饋移位寄存器得到的高段位量化值、抽頭延遲線型時間數字轉換模塊得到的中段位量化值、以及環(huán)形游標型時間數字轉換模塊得到的低段位量化值順序串聯拼接后輸出時間數字轉換結果。
5.根據權利要求4所述的一種基于雙環(huán)DLL的三段式高精度時間數字轉換電路，其特征在于，所述邊沿檢測電路包括(n+1)個D觸發(fā)器、第一動態(tài)或門以及第二動態(tài)或門；所述結束時刻Stop信號分別輸入到(n+1)個D觸發(fā)器的數據輸入端，所述第一至第η個D觸發(fā)器的時鐘端依次連接所述雙環(huán)延遲鎖相環(huán)中第一 DLL的延遲鏈多相位時鐘，所述第一至第η個D觸發(fā)器的輸出端依次連接所述第一動態(tài)或門的第一至第η個輸入端，所述第一動態(tài)或門的輸出端用于輸出所述Systop信號；所述第(n+1)個D觸發(fā)器的時鐘端連接高電平，所述第(n+1)個D觸發(fā)器的輸出端連接所述第二動態(tài)或門的第一輸入端，所述第二動態(tài)或門的輸出端用于輸出所述Systart信號；其中n = T1A2, η為整數。
6.根據權利要求5所述的一種基于雙環(huán)DLL的三段式高精度時間數字轉換電路，其特征在于，所述雙環(huán)延遲鎖相環(huán)中第一 DLL的延遲鏈包括(n+k)個延遲單元，k為精度調節(jié)因子。
【文檔編號】H03L7/08GK104320130SQ201410510842
【公開日】2015年1月28日 申請日期:2014年9月28日 優(yōu)先權日:2014年9月28日
【發(fā)明者】吳金, 宋科, 孫東辰, 暢靈庫, 鄭麗霞, 李超, 孫偉峰 申請人:東南大學