使用數(shù)字鎖定環(huán)的分門延遲調(diào)整的制作方法
【專利摘要】本發(fā)明涉及使用數(shù)字鎖定環(huán)的分門延遲調(diào)整。一種延遲鎖定環(huán)（DLL），其包括將時鐘信號延遲以產(chǎn)生延遲時鐘信號的延遲線；用于檢測所述時鐘信號與所述延遲時鐘信號之間的相位和/或頻率差的相位頻率檢測器（PFD）；和具有可調(diào)整偏置電流的電荷泵，其用于考慮偏置電流調(diào)整而將所述相位和/或頻率差轉(zhuǎn)換成的控制電壓，其中所述控制電壓控制所述延遲時鐘信號中的延遲量。
【專利說明】使用數(shù)字鎖定環(huán)的分門延遲調(diào)整
【技術(shù)領(lǐng)域】
[0001]本發(fā)明大致涉及模擬至數(shù)字轉(zhuǎn)換器(ADC)，特別涉及可控制供應(yīng)至連續(xù)時間sigma-delta (CTSD)調(diào)制器的時鐘上的時間延遲的方法和裝置。
【背景技術(shù)】
[0002]隨著半導(dǎo)體技術(shù)的進步，深亞微米或納米技術(shù)的出現(xiàn)允許模擬設(shè)計者設(shè)計出比以往更快的晶體管，從而使得可實施高速電路和系統(tǒng)。在CTSD調(diào)制器的情況下，更精細(xì)幾何尺寸(如65nm)的晶體管允許多GHz的采樣時鐘頻率。由于這個原因，ADC可處理的輸入信號帶寬也急劇提高，其可引入對時鐘偏差的額外敏感度。
[0003]圖1是CTSD調(diào)制器10，其包括輸入終端12、求和模塊14、回路濾波器16、閃速模擬至數(shù)字轉(zhuǎn)換器(flash) 18、可選延遲鎖定環(huán)(DLL) 20、數(shù)字至模擬轉(zhuǎn)換器(DAC) 22和輸出終端24，其中求和模塊14可以是回路濾波器16的部分。輸入終端12接收模擬信號，CTSD調(diào)制器10在輸出終端24處將所述模擬信號轉(zhuǎn)換成數(shù)字信號。參考圖1，調(diào)制器ADClO包括從輸入終端12至輸出終端24的前向信號路徑，其包括串聯(lián)連接的求和模塊14、回路濾波器16和ADC18和從輸出終端24至輸入終端12的反饋信號路徑，其包括DAC22。DLL20接收時鐘信號并將對齊的時鐘輸出至ADC18和DAC22以驅(qū)動兩個模塊。求和模塊14被配置為減法器，其從輸入信號減去DAC22的輸出以產(chǎn)生饋送至回路濾波器16的輸入的殘差信號?；芈窞V波器16可以是低通濾波器或帶通濾波器以平滑ADC18可在輸出終端24處轉(zhuǎn)換成數(shù)字輸出的殘差信號。將數(shù)字輸出饋送至DAC22的輸入，DAC22的輸入將數(shù)字輸出轉(zhuǎn)換成模擬形式以與輸入信號進行比較。
[0004]兩個主要電路模塊(ADC18和DAC22)由從DLL20產(chǎn)生的時鐘驅(qū)動。在操作期間，饋送至ADC18和DAC22的時鐘可包括時間差。例如，參考圖1，ADC18可在時刻26或第一時鐘周期的上升沿執(zhí)行信號采樣，而DAC22可在始于跟隨第一時鐘周期的第二時鐘周期的上升沿的時間段28上執(zhí)行數(shù)字至模擬轉(zhuǎn)換。理想地，時刻26和時間段28的開端應(yīng)同時發(fā)生。然而，實際上，這兩者之間可能存在時間差，這可能在頻域中引入相移。相移可能不利于包含在反饋路徑中的高階回路濾波器16的穩(wěn)定性。
[0005]因此，在將CTSD調(diào)制器交付給客戶之前，可調(diào)諧這兩個主要模塊之間的時鐘偏差以校正或補償高階效應(yīng)。至ADC18的時鐘可被延遲或提前以匹配至DAC22的時鐘。延遲至ADC18的時鐘使CTSD調(diào)制器10的噪聲傳遞函數(shù)(NTF)變平，而提前時鐘將降低ADC18的元穩(wěn)定性。因此，期望A⑶18與DAC22之間的時間差可被微調(diào)至?xí)r鐘周期的幾個百分比的程度。例如，對于某些應(yīng)用，延遲需低于5ps，這比簡單反相器可實現(xiàn)的更精細(xì)或更短。對于更快的CTSD轉(zhuǎn)換器，分門延遲調(diào)整的能力是非常重要的。
[0006]當(dāng)前技術(shù)使用相位內(nèi)插來產(chǎn)生分門延遲。圖2圖示使用相位內(nèi)插來產(chǎn)生分門延遲的DLL。DLL30包括延遲線32，其包括相位內(nèi)插器34、相位鎖定元件42 (其包括相位頻率檢測器36、電荷泵38和回路濾波器40)、DAC脈沖驅(qū)動器44和閃速時鐘驅(qū)動器46。此外，DLL30包括多個多路復(fù)用器48、50。為了克服由制造引起的分門延遲變化，通常使用供電電壓和操作溫度變化(PVT)、封閉環(huán)(DLL)。參考圖2，將源時鐘供應(yīng)至延遲線32，其中相位內(nèi)插電路34可在兩個時鐘輸出之間產(chǎn)生延遲。封閉環(huán)鎖定虛擬多路復(fù)用器50的輸入時鐘和輸出。實際上，因為DAC22需要具有較少抖動的精準(zhǔn)時鐘，所以第一時鐘輸出經(jīng)過虛擬多路復(fù)用器50且供應(yīng)至相位鎖定元件42，此處第一時鐘輸出與源時鐘在供應(yīng)至DAC脈沖驅(qū)動器44之前被相位鎖定。在相位鎖定元件42中，相位頻率檢測器36檢測源時鐘與虛擬多路復(fù)用器50的輸出之間的相位和頻率差。電荷泵38將相位差轉(zhuǎn)換成電壓信號，其被回路濾波器40低通濾波。從回路濾波器40的輸出是饋送回至延遲線32 (包括延遲元件)的控制電壓。DAC驅(qū)動器44將時鐘信號供應(yīng)至DAC22。從延遲線32的第二時鐘輸出包括由相位內(nèi)插器34產(chǎn)生的多個延遲線。這些延遲線供應(yīng)至由數(shù)字輸入控制的多路復(fù)用器48。通過調(diào)整數(shù)字輸入，將具有不同相位延遲量的第二時鐘輸出供應(yīng)至驅(qū)動ADC18的閃速ADC時鐘驅(qū)動器46。
[0007]為了實現(xiàn)由相位內(nèi)插器34產(chǎn)生的不同相位延遲，需要許多級多路復(fù)用器?？烧{(diào)整的范圍越寬且時間分辨率越精細(xì)，則需要越多的多路復(fù)用器。然而，多路復(fù)用器需彼此匹配。因此，CTSD調(diào)制器中的多個多路復(fù)用器增加了電路設(shè)計的難度。
[0008]納米電路的另一挑戰(zhàn)是低電壓供電，其對于某些設(shè)計可低達(dá)IV。
【專利附圖】

【附圖說明】
[0009]圖1圖示連續(xù)時間sigma-delta (CTSD)調(diào)制器和其驅(qū)動時鐘。
[0010]圖2圖示使用多路復(fù)用器來調(diào)整時鐘延遲的延遲鎖定環(huán)電路(DLL)。
[0011]圖3圖示根據(jù)本發(fā)明的實施方案的DLL。
[0012]圖4A至圖4C圖示根據(jù)本發(fā)明的實施方案的電荷泵。
[0013]圖5圖示根據(jù)本發(fā)明的實施方案的電荷泵的詳細(xì)示意圖。
[0014]圖6A至圖6B圖示根據(jù)本發(fā)明的實施方案的所產(chǎn)生的時鐘偏差。
[0015]圖7圖示根據(jù)本發(fā)明的實施方案的由專用有源濾波回路偏置的延遲元件。
【具體實施方式】
[0016]需要包括使用較少多路復(fù)用器或不使用多路復(fù)用器的DLL的CTSD調(diào)制器來調(diào)整時鐘延遲。此外，DLL需要考慮易于以精細(xì)延遲分辨率(時鐘周期的較少百分比)、低凈空電路和對PVT變化的低敏感度而調(diào)整相位。
[0017]本發(fā)明的實施方案可包括延遲鎖定環(huán)(DLL)，其包括將時鐘信號延遲以產(chǎn)生延遲時鐘信號的延遲線；用于檢測時鐘信號與延遲時鐘信號之間的相位和/或頻率差的相位頻率檢測器(PFD);和具有可調(diào)整偏置電流的電荷泵，其用于考慮偏置電流調(diào)整而將相位和/或頻率差轉(zhuǎn)換成控制電壓，其中控制電壓控制延遲時鐘信號中的延遲量。
[0018]本發(fā)明的實施方案可包括連續(xù)時間sigma-delta (CTSD)，其可包括ADC、DAC和用于產(chǎn)生時鐘以驅(qū)動ADC和DAC的DLL，其中DLL可包括將時鐘信號延遲以產(chǎn)生延遲時鐘信號的延遲線；用于檢測時鐘信號與延遲時鐘信號之間的相位和/或頻率差的相位頻率檢測器(PFD);和具有可調(diào)整偏置電流的電荷泵,其用于考慮偏置電流調(diào)整而將相位和/或頻率差轉(zhuǎn)換成控制電壓，其中控制電壓控制延遲時鐘信號中的延遲量。
[0019]圖3是根據(jù)本發(fā)明的實施方案的輸出兩個時鐘輸出的DLL，所述時鐘輸出的相位差可通過電流輸入而調(diào)整。如圖3中所示的DLL50可將第一時鐘輸出供應(yīng)至CTSD調(diào)制器中的DAC，且將第二時鐘輸出供應(yīng)至CTSD中的閃速ADC，其中第一時鐘輸出與第二時鐘輸出之間的相位差可通過可調(diào)諧電流注入而方便地調(diào)整。參考圖3，DLL50可包括延遲線52、DAC脈沖驅(qū)動器54、閃速ADC時鐘驅(qū)動器56和相位鎖定元件58，相位鎖定元件58還可以包括相位頻率檢測器60、電荷泵62和回路濾波器64。電荷泵62可具有用于接收可調(diào)諧電流注A 66的輸入。
[0020]在DLL50的一個實施方案中，延遲線52可包括用于接收源時鐘的輸入終端，用于輸出時鐘輸出(其是源時鐘的延遲形式)的輸出終端，和用于接收調(diào)整電壓的控制終端，所述調(diào)整電壓可被調(diào)整以控制時鐘輸出中的延遲量。DAC脈沖驅(qū)動器54可包括用于接收源時鐘的輸入終端和用于將源時鐘供應(yīng)至DAC和供應(yīng)至相位頻率檢測器60的第一輸入終端的輸出終端。閃速ADC時鐘驅(qū)動器56可包括耦合至延遲線52的輸出終端以用于接收延遲源時鐘的輸入終端，和用于將延遲源時鐘供應(yīng)至閃速ADC和供應(yīng)至相位頻率檢測器60的第二輸入終端的輸出終端。相位頻率檢測器60可檢測第一終端與第二終端處的信號之間的相位和/或頻率差且將所述相位和/或頻率差輸出至電荷泵62。電荷泵62還可以包括額外控制輸入終端以接收可調(diào)諧電流注入66以插入用戶預(yù)期的偏移電流。電荷泵62可考慮可調(diào)諧電流注入66地將相位和/或頻率差轉(zhuǎn)換成指示差的電壓信號。通過特意將電流注入至電荷泵62中，可將相位偏差插入至閃速ADC的時鐘中。回路濾波器64可平滑來自電荷泵62的電壓輸出，并將平滑的輸出供應(yīng)至延遲線52的控制終端。
[0021 ] 在操作中，如果沒有電流注入至電荷泵，那么至DAC的時鐘和至閃速ADC的時鐘通過反饋回路而被相位鎖定至延遲線52的控制終端。然而，如果有電流注入至電荷泵，那么可特意產(chǎn)生至DAC的時鐘與至閃速ADC的時鐘之間的相位偏差。因此，通過控制電荷泵62處可調(diào)諧電流注入66的量，可調(diào)整至DAC的時鐘與至閃速ADC的時鐘之間的相位偏差。
[0022]如圖3中所示的本發(fā)明的實施方案可在不需要相位內(nèi)插器和多路復(fù)用器的情況下通過電流注入而控制相位偏差。此外，本發(fā)明的實施方案直接比較至DAC和閃速ADC的兩個時鐘之間的時間差，從而降低DLL對PVT的敏感度。
[0023]本發(fā)明的實施方案可包括PFD60，其可包括兩個動態(tài)鎖存器和可重置所述兩個鎖存器的反饋與(AND)門。當(dāng)兩個鎖存器鎖定在穩(wěn)定狀態(tài)中時，PFD可在第一鎖存器的輸出處輸出向上(UP)脈沖，且在第二鎖存器的輸出處輸出向下(DN)脈沖。如果UP支路與DN支路的偏置電流之間沒有電流不匹配，那么UP脈沖與DN脈沖匹配，或同時上升且具有相同脈沖寬度。然而，如果存在電流不匹配，那么UP脈沖和DN脈沖可有偏差，且可具有不同脈沖寬度。電荷泵68可將匹配UP脈沖和DN脈沖的時間的問題轉(zhuǎn)化成電流匹配問題。
[0024]本發(fā)明的實施方案可包括可將時間不匹配轉(zhuǎn)換成電流不匹配問題的不同形式的電荷泵。圖4A是根據(jù)本發(fā)明的實施方案的電荷泵68。如圖4A中所示，電荷泵68可包括一對MOS晶體管70.1,70.2，一對電阻器72.1,72.2，第一對開關(guān)74.1,74.2，第二對開關(guān)76.1,76.2，一對電流源78.1,78.2，和輸出節(jié)點80.1,80.2。在一個實施方案中，MOS晶體管對可以是PMOS晶體管，PMOS晶體管的源極可耦合至電壓供電81，其柵極可以耦合在一起，且其漏極可以耦合至輸出節(jié)點80.1,80.2。電阻器72.1可耦合在PM0S70.1的柵極與輸出節(jié)點80.1之間，且電阻器72.2可耦合在PM0S70.2的柵極與輸出節(jié)點80.2之間。第一開關(guān)74.1,74.2分別可耦合在電流源78.1與各自的輸出節(jié)點80.1,80.2之間。第一對開關(guān)可由來自PFD60的UP脈沖控制。UP脈沖觸發(fā)開關(guān)74. I且反相UP脈沖觸發(fā)開關(guān)74. 2。第二對開關(guān)可由來自ΡΠ)60的DN脈沖控制。DN脈沖觸發(fā)開關(guān)76. 2且反相DN脈沖觸發(fā)開關(guān)76. I。
[0025]根據(jù)如圖4Α中所示的實施方案，電荷泵68可適應(yīng)低電壓供電81。允許快速切換頻率的一個已知途徑是H橋技術(shù)。不幸的是，H橋技術(shù)遭受凈空不足的問題。在如圖4Α中所示的實施方案中，電荷泵68跨輸出節(jié)點80. 1、80. 2使用電阻器72. 1,72. 2以對于PMOS晶體管70. 1、70. 2提供DC偏置。這個自偏置方案消除了如H橋技術(shù)中使用的NMOS與PMOS電流源之間的電流匹配的憂慮。
[0026]因為供電較低，所以輸出電壓擺動不太大是優(yōu)選的。另外，輸出節(jié)點可能需要具有相同電勢以最小化由電荷泵68中的電流不匹配引起的不想要的偏移。在一個實施方案中，電荷泵68的輸出可耦合至有源回路濾波器(未示出），其可鉗制輸出節(jié)點80. I、80. 2處的電壓，并將其維持在相同電壓電平(如果有源濾波器的增益足夠大)。在如圖4Α中所示的一個實施方案中，自偏置PMOS晶體管是HVT (高閾值電壓）設(shè)備，其可對有源回路濾波器提供良好的DC共模輸入電壓，其輸入對可被設(shè)計成LVT (低閾值電壓）PM0S。以這種方式可建立足夠凈空。
[0027]在一個實施方案中，可使用NMOS電流鏡構(gòu)造電流源78. I、78. 2。當(dāng)電流鏡之間存在不匹配時，UP脈沖和DN脈沖可能有偏差，因為有源回路濾波器是積分器且處在穩(wěn)定狀態(tài)，在電荷泵的一個時鐘周期期間沒有凈電流從輸出節(jié)點流出。在此可利用這種機制來在UP脈沖與DN脈沖之間有意地產(chǎn)生預(yù)期偏差。預(yù)期時間偏差可反映為電流調(diào)節(jié)Al。在此，Δ I可以是可自動調(diào)整或由用戶手動調(diào)整的可調(diào)諧電流注入66。
[0028]本發(fā)明的實施方案可包括包括了可調(diào)諧偏置電流的各種電荷泵。例如，可具有將電壓供電81連接至輸出節(jié)點80. 1,80. 2的不同電路。圖4B是根據(jù)本發(fā)明的替代實施方案的電荷泵，其包括將電壓供電81連接至輸出節(jié)點80. I、80. 2的電流源75. I、75. 2。如圖4B中所示，圖4A的MOS晶體管70. I、70. 2可被將固定電流提供至輸出節(jié)點80. I、80. 2的電流源75. 1、75. 2替代，且圖4A的電阻器72. I、72. I可被共模反饋電路（CMFB)73替代，所述共模反饋電路73可具有耦合至第一輸出節(jié)點80. I的第一輸入和耦合至第二輸出節(jié)點80. 2的第二輸入。在一個實施方案中，CMFB73可以是電阻器對72. 1、72. 2，或可選地，CMFB可以是輸出其兩個輸入終端之間的差信號的放大器。CMFB73的輸出可耦合至圖4B的電流源75. 1、75. 2的控制終端。電流源75. 1、75. 2可以是如圖4A中所示的PMOS設(shè)備，或可選地為NMOS設(shè)備。圖4C是根據(jù)本發(fā)明的另一替代實施方案的構(gòu)造電路的下半部分的電荷泵。如圖4C中所示，電流源78. 1,78. 2可被分成兩部分，其中第一部分可包括電流源I和第二部分Λ I。電流源78. 1、78. 2的第一部分（I)可以經(jīng)由開關(guān)74. 1、74. 2、76. 1、76. 2可切換地連接至第一輸出節(jié)點和第二輸出節(jié)點。此外，電流源的第二部分（Λ I)可分別直接耦合至第一輸出節(jié)點和第二輸出節(jié)點。
[0029]來自NMOS電流鏡的電流可分成多個支路，其中每個支路的電流方向可被共源共柵開關(guān)對轉(zhuǎn)向。如圖5中所示，電荷泵82可包括由UP脈沖控制的NMOS開關(guān)84. 1,84. 2和由DN脈沖控制的NMOS開關(guān)86. 1、86. 2。圖5是根據(jù)本發(fā)明的實施方案的包括電流鏡的多個支路的電荷泵82。電荷泵的電流源可以是并聯(lián)連接的多個電流鏡支路。每個支路可包括大型NMOS偏置設(shè)備和一對NMOS共源共柵開關(guān)設(shè)備，如本實施方案中，可形成第一電流支路的NMOS晶體管88. 1,90. 1,92. I包括將電流轉(zhuǎn)向至開關(guān)84. 1,84. 2的第一支腳(NM0S88. I)和將電流轉(zhuǎn)向至開關(guān)86. 1,86. 2的第二支腳（NM0S90. I)。NM0S88. 1,90. I的源極可耦合至NM0S92. I。每個支路中的共源共柵開關(guān)對可以獨立地數(shù)字控制。在本實施方案中，NM0S88. 1,90. I的柵極可由數(shù)字碼B數(shù)字地控制，以被連接至共源共柵偏壓或關(guān)斷電壓。基于數(shù)字碼B，這個單電流支路的方向可被選擇使得可從UP支路或DN支路漏出電流，因此建立至DLL的可調(diào)諧電流注入。以這種方式，DAC本質(zhì)上整合至電荷泵中。
[0030]具有DAC的目的是將時間問題轉(zhuǎn)化成電流匹配問題。源自PFD60中的傳播延遲的最小脈沖寬度取決于過程電壓溫度（PVT)。如果偏移電流維持恒定，那么特意產(chǎn)生的偏差取決于PVT，這是不期望的。圖6A中圖示偏差的這種PVT依賴性。原因在于電荷泵的切換耦合有偏移電流。
[0031]可米取措施來將電荷泵的切換與偏移電流去稱合。在一個實施方案中，信號產(chǎn)生器(未示出）可產(chǎn)生時鐘信號來啟用或停用電荷泵偏移電流。圖6B示出在UP脈沖和DN脈沖期間偏移電流(可調(diào)諧電流注入Λ I)被關(guān)閉。如圖6Β中所示，UP脈沖和DN脈沖可在電荷泵DAC被停用的時間期間出現(xiàn)，這可大大減輕PVT依賴性。
[0032]延遲線52可包括PMOS和NMOS設(shè)備兩者，其是電流匱乏的以最大化偏移電流的調(diào)諧范圍。當(dāng)前技術(shù)使用一個簡單的偏置方案來對PMOS和NMOS設(shè)備兩者提供偏置。在一個實施方案中，延遲線52的PMOS和NMOS設(shè)備可分別具有專用偏置。以這種方式，PMOS設(shè)備和NMOS設(shè)備可具有實質(zhì)上相同的工作負(fù)載量。圖7是根據(jù)本發(fā)明的實施方案的延遲線，其具有對于PMOS設(shè)備和NMOS設(shè)備的各自專用偏置。如圖7中所示，主回路將第一專用偏置提供至延遲線52中的所有PMOS設(shè)備，且次回路將第二專用偏置提供至延遲線52中的所有NMOS設(shè)備。以這種方式，PMOS和NMOS設(shè)備可具有單獨偏置。
[0033]本領(lǐng)域技術(shù)人員可從前文描述了解本發(fā)明可以多種形式實施，且各種實施方案可單獨或組合實施。因此，雖然本發(fā)明的實施方案已結(jié)合其特定實例而描述，但是本發(fā)明的實施方案和/或方法的真實范疇不應(yīng)如此限制，因為對于技術(shù)實踐者而言在研習(xí)附圖、說明書和隨附權(quán)利要求時其它修改將變得顯而易見。
【權(quán)利要求】
1.一種延遲鎖定環(huán)(DLL)，其包括: 延遲線，其將時鐘信號延遲以產(chǎn)生延遲時鐘信號； 相位頻率檢測器(PFD)，其用于檢測所述時鐘信號與所述延遲時鐘信號之間的相位和/或頻率差；和 具有可調(diào)整偏置電流的電荷泵，其用于考慮偏置電流調(diào)整而將所述相位和/或頻率差轉(zhuǎn)換成控制電壓， 其中所述控制電壓控制所述延遲時鐘信號中的延遲量。
2.根據(jù)權(quán)利要求1所述的DLL，其還包括: 回路濾波器，其用于對所述控制電壓進行濾波； 第一驅(qū)動器，其用于將所述時鐘信號供應(yīng)至所述PFD的第一輸入；和 第二驅(qū)動器，其用于將所述延遲時鐘信號供應(yīng)至所述PFD的第二輸入。
3.根據(jù)權(quán)利要求1所述的DLL，其中所述電荷泵包括: 第一 P型MOSFET (PM0S)，其 耦合在電壓供電與第一輸出節(jié)點之間； 第二 PM0S，其耦合在所述電壓供電與第二輸出節(jié)點之間，所述第一 PMOS的柵極被耦合至所述第二 PMOS的柵極； 第一電阻器，其耦合在所述第一輸出節(jié)點與所述第一 PMOS的柵極之間； 第二電阻器，其耦合在所述第二輸出與所述第二 PMOS的柵極之間； 第一開關(guān)，其耦合在第一偏置電流源與所述第一輸出節(jié)點之間； 第二開關(guān)，其耦合在所述第一偏置電流源與所述第二輸出節(jié)點之間； 第三開關(guān)，其耦合在第二偏置電流源與所述第一輸出節(jié)點之間；和 第四開關(guān)，其耦合在所述第二偏置電流源與所述第二輸出節(jié)點之間。
4.根據(jù)權(quán)利要求3所述的DLL，其中所述第一偏置電流源包括基電流和第一偏移電流，且所述第二偏置電流源包括所述基電流和第二偏移電流，其中所述第一偏移電流和所述第二偏移電流是可調(diào)諧的。
5.根據(jù)權(quán)利要求4所述的DLL，其中所述第一偏置電流源包括所述基電流加上所述第一偏移電流，并且所述第二偏置電流源包括所述基電流減去所述第二偏移電流。
6.根據(jù)權(quán)利要求5所述的DLL，其中所述第一開關(guān)和所述第二開關(guān)由所述PFD的所述第一輸出處產(chǎn)生的第一脈沖控制，且所述第三開關(guān)和所述第四開關(guān)由所述PFD的所述第二輸出處產(chǎn)生的第二脈沖控制。
7.根據(jù)權(quán)利要求6所述的DLL，其中所述第一偏移電流在出現(xiàn)所述第一脈沖之前被關(guān)閉，所述第二偏移電流在出現(xiàn)所述第二脈沖之前被關(guān)閉，且所述第一偏移電流和所述第二偏移電流僅在所述第一脈沖和所述第二脈沖兩者被關(guān)閉時可調(diào)諧。
8.根據(jù)權(quán)利要求3所述的DLL，其中所述第一電流偏置源和所述第二電流偏置源包括多個NMOS電流鏡，其中所述多個NMOS電流鏡的開/關(guān)由數(shù)字碼控制。
9.根據(jù)權(quán)利要求1所述的DLL，其還包括: 第一回路電流，其用于將第一專用偏置供應(yīng)至所述延遲線中的PMOS ;和 第二回路電流，其用于將第二專用偏置供應(yīng)至所述延遲線中的NM0S。
10.一種連續(xù)時間sigma-delta (CTSD),其包括: 在前向信號路徑中的模擬至數(shù)字轉(zhuǎn)換器(ADC)；在反饋信號路徑中的數(shù)字至模擬轉(zhuǎn)換器（DAC);和 延遲鎖定環(huán)（DLL)，其用于產(chǎn)生驅(qū)動所述ADC和所述DAC兩者的時鐘，其中所述DLL包括： 延遲線，其將時鐘信號延遲以產(chǎn)生延遲時鐘信號； 相位頻率檢測器（PFD)，其用于檢測所述時鐘信號與所述延遲時鐘信號之間的相位和/或頻率差；和 具有可調(diào)整偏置電流的電荷泵，其用于考慮偏置電流調(diào)整而將所述相位和/或頻率差轉(zhuǎn)換成控制電壓， 其中所述控制電壓控制所述延遲時鐘信號中的延遲量。
11.根據(jù)權(quán)利要求10所述的CTSD，其中所述DLL還包括： 回路濾波器，其用于對所述控制電壓進行濾波； 第一驅(qū)動器，其用于將所述時鐘信號供應(yīng)至所述PFD的第一輸入；和 第二驅(qū)動器，其用于將所述延遲時鐘信號供應(yīng)至所述PFD的第二輸入。
12.根據(jù)權(quán)利要求10所述的CTSD，其中所述電荷泵包括： 第一 P型MOSFET (PM0S)，其耦合在電壓供電與第一輸出節(jié)點之間； 第二 PM0S，其耦合在所述電壓供電與第二輸出節(jié)點之間，所述第一 PMOS的柵極被耦合至所述第二 PMOS的柵極； 第一電阻器，其耦合在所述第一輸出節(jié)點與所述第一 PMOS的柵極之間； 第二電阻器，其耦合在所述第二輸出與所述第二 PMOS的柵極之間； 第一開關(guān)，其耦合在第一偏置電流源與所述第一輸出節(jié)點之間； 第二開關(guān)，其耦合在所述第一偏置電流源與所述第二輸出節(jié)點之間； 第三開關(guān)，其耦合在第二偏置電流源與所述第一輸出節(jié)點之間；和 第四開關(guān)，其耦合在所述第二偏置電流源與所述第二輸出節(jié)點之間。
13.根據(jù)權(quán)利要求12所述的CTSD，其中所述第一偏置電流源包括基電流和第一偏移電流，并且所述第二偏置電流源包括所述基電流和第二偏移電流，其中所述第一偏移電流和所述第二偏移電流是可調(diào)諧的。
14.根據(jù)權(quán)利要求13所述的CTSD，其中所述第一偏置電流源包括所述基電流加上所述第一偏移電流，并且所述第二偏置電流源包括所述基電流減去所述第二偏移電流。
15.根據(jù)權(quán)利要求14所述的CTSD，其中所述第一開關(guān)和所述第二開關(guān)由所述PFD的所述第一輸出處產(chǎn)生的第一脈沖控制，且所述第三開關(guān)和所述第四開關(guān)由所述PFD的所述第二輸出處產(chǎn)生的第二脈沖控制。
16.根據(jù)權(quán)利要求15所述的CTSD，其中所述第一偏移電流在出現(xiàn)所述第一脈沖之前被關(guān)閉，所述第二偏移電流在出現(xiàn)所述第二脈沖之前被關(guān)閉，且所述第一偏移電流和所述第二偏移電流僅在所述第一脈沖和所述第二脈沖兩者被關(guān)閉時可調(diào)諧。
17.根據(jù)權(quán)利要求12所述的CTSD，其中所述第一電流偏置源和所述第二電流偏置源包括多個NMOS電流鏡，其中所述多個NMOS電流鏡的開/關(guān)由數(shù)字碼控制。
18.根據(jù)權(quán)利要求10所述的CTSD，其中所述DLL還包括： 第一回路電流，其用于將第一專用偏置供應(yīng)至所述延遲線中的PMOS ;和 第二回路電流，其用于將第二專用偏置供應(yīng)至所述延遲線中的NM0S。
19.一種用于轉(zhuǎn)換延遲鎖定環(huán)（DLL)的相位和/或頻率差的電荷泵，其包括： 第一 P型MOSFET (PM0S)，其耦合在電壓供電與第一輸出節(jié)點之間； 第二 PM0S，其耦合在所述電壓供電與第二輸出節(jié)點之間，所述第一 PMOS的柵極被耦合至所述第二 PMOS的柵極； 第一電阻器，其耦合在所述第一輸出節(jié)點與所述第一 PMOS的柵極之間； 第二電阻器，其耦合在所述第二輸出節(jié)點與所述第二 PMOS的柵極之間； 其中第一偏置電流源將第一可調(diào)諧偏置電流直接供應(yīng)至所述第一輸出節(jié)點且可切換地將第一恒定偏置電流供應(yīng)至所述第一輸出節(jié)點和所述第二輸出節(jié)點，并且第二偏置電流源將第二可調(diào)諧偏置電流直接供應(yīng)至所述第一輸出節(jié)點且可切換地將第二恒定偏置電流供應(yīng)至所述第一輸出節(jié)點和所述第二輸出節(jié)點。
20.根據(jù)權(quán)利要求19所述的電荷泵，其中所述第一可調(diào)諧偏置電流和所述第二可調(diào)諧偏置電流具有相同量值但相反方向。
21.一種用于轉(zhuǎn)換延遲鎖定環(huán)（DLL)的相位和/或頻率差的電荷泵，其包括： 第一電流組件，其耦合在電壓供電與第一輸出節(jié)點之間； 第二電流組件，其耦合在所述電壓供電與第二輸出節(jié)點之間，所述第一電流源組件的控制節(jié)點被耦合至所述第二電流源組件的控制柵極；和 共模反饋電路，其包括耦合至所述第一輸出節(jié)點的第一輸入，耦合至所述第二輸出節(jié)點的第二輸入，和耦合至所述第一電流源組件和所述第二電流源組件的所述控制節(jié)點的輸出， 其中第一偏置電流源將第一可調(diào)整偏置電流供應(yīng)至所述第一輸出節(jié)點和所述第二輸出節(jié)點，且第二偏置電流源將第二可調(diào)整偏置電流供應(yīng)至所述第一輸出節(jié)點和所述第二輸出節(jié)點。
22.根據(jù)權(quán)利要求21所述的電荷泵，其還包括： 第一開關(guān)，其耦合在所述第一偏置電流源與所述第一輸出節(jié)點之間； 第二開關(guān)，其耦合在所述第一偏置電流源與所述第二輸出節(jié)點之間； 第三開關(guān)，其耦合在所述第二偏置電流源與所述第一輸出節(jié)點之間；和 第四開關(guān)，其耦合在所述第二偏置電流源與所述第二輸出節(jié)點之間。
23.根據(jù)權(quán)利要求22所述的電荷泵，其中所述第一偏移電流在出現(xiàn)所述第一脈沖之前被關(guān)閉，所述第二偏移電流在出現(xiàn)所述第二脈沖之前被關(guān)閉，且所述第一偏移電流和第二偏移電流僅在所述第一脈沖和所述第二脈沖兩者被關(guān)閉時可調(diào)諧。
24.根據(jù)權(quán)利要求21所述的電荷泵，其中所述第一電流源組件和所述第二電流源組件包括 P 型 MOSFET (PMOS)和 N 型 MOSFET (NMOS)的一者。
25.根據(jù)權(quán)利要求21所述的電荷泵，其中所述共模反饋電路包括放大器。
【文檔編號】H03L7/08GK103716043SQ201310447285
【公開日】2014年4月9日 申請日期:2013年9月27日 優(yōu)先權(quán)日:2012年9月28日
【發(fā)明者】朱寧, H·施巴塔 申請人:美國亞德諾半導(dǎo)體公司