使用前饋、時鐘放大和串聯(lián)峰值電感器的高性能分頻器的制造方法
【專利摘要】鎖相環(huán)(PLL)是無線系統(tǒng)中的一個重要部件。CMOS技術(shù)提供了以60GHz操作的壓控振蕩器設(shè)計。一個難題是使用常規(guī)的CMOS將高頻時鐘下分頻成一個可管理的時鐘頻率。盡管注入鎖定分頻器可以對此時鐘頻率進行下分頻，但這些分頻器具有限制。提出了一種使用若干種技術(shù)的2分頻電路；前饋、時鐘放大和串聯(lián)峰值電感器來克服這些限制。
【專利說明】使用前饋、時鐘放大和串聯(lián)峰值電感器的高性能分頻器
[0001] 相關(guān)申請的交叉引用
[0002] 本申請涉及與本申請在同一天提交的名稱為"施加到無線千兆比特基帶濾波器上 的具有6dB增益的差分源極跟隨器（A Differential Source Follower having6dB Gain with Applications to WiGig Baseband Filters) " 的共同提交的美國申請第 13/243, 880 號，以 及與本申請在同一天提交的名稱為"使60GHz功率放大器電路中的外部寄生電阻最小化 的方法和裝置（Method and Apparatus of Minimizing Extrinsic Parasitic Resistance in60GHz Power Amplifier Circuits) "的共同提交的美國申請第13/243, 986號，這兩個申請 都在2011年9月23日提交，并且由與本申請相同的發(fā)明人發(fā)明并且通過引用以其全文結(jié) 合于此。

【背景技術(shù)】
[0003] 美國聯(lián)邦通信委員會（FCC)已經(jīng)分配了在60GHz頻率范圍（57到64GHz)內(nèi)的帶寬 的頻譜。無線千兆比特聯(lián)盟（WiGig)以此頻帶的標(biāo)準(zhǔn)化為目標(biāo)，該標(biāo)準(zhǔn)化將支持多達7Gbps 的數(shù)據(jù)傳輸速率。在半導(dǎo)體裸片中形成的集成電路提供在頻率的此毫米波長范圍內(nèi)的高頻 操作。這些集成電路中的一些集成電路利用了互補金屬氧化物半導(dǎo)體（CMOS)，而其他集成 電路可以使用或者硅鍺（SiGe)或者砷化鎵（GaAs)技術(shù)以形成這些設(shè)計中的裸片。在60GHz 處，使用VC0和高性能分頻器獲得所希望的頻率合成參數(shù)提出了困難的挑戰(zhàn)。
[0004] 振蕩器和頻率合成器是通信系統(tǒng)中的元件。在一種給定技術(shù)中的最高性能電路通 常以片上振蕩器的某一形式進行測量，如使用晶體管的一個環(huán)形振蕩器或使用再生連接中 的晶體管和電抗部件的一個諧振振蕩器。
[0005] 頻率合成器典型地為鎖相環(huán)（PLL)。PLL使用壓控振蕩器（VC0)產(chǎn)生高頻時鐘信 號并且將此信號與參考頻率進行比較。基于（例如）晶體的穩(wěn)定低頻信號被用作鎖相環(huán)內(nèi) 的參考頻率之一。鎖相環(huán)內(nèi)的負反饋抑制由于產(chǎn)生高頻時鐘信號的振蕩器而導(dǎo)致的任何相 位噪聲并且允許產(chǎn)生穩(wěn)定的高頻時鐘信號。VC0以一種給定的技術(shù)被設(shè)計以獲得最大可能 性能并且推動技術(shù)邊界的邊緣以產(chǎn)生高頻時鐘信號。這個時鐘信號具有在60GHz處的一個 較短的持續(xù)時間（16ps)，從而通過此信號被計時的任何常規(guī)的計算CMOS門都將失效，因為 持續(xù)時間如此之短。前置分頻器為一個對高頻時鐘信號進行下分頻以提供更多時間來進行 計算的電路。難題是，前置分頻器本身就是一個計算單元。
[0006] 前置分頻器產(chǎn)生一個較低頻率時鐘信號，該時鐘信號提供更多時間給要求高的電 路，從而使得它們可以執(zhí)行其所需的功能。然而，常規(guī)的CM0S2分頻電路不能夠以60GHz的 時鐘速率進行操作。注入鎖定分頻器典型地被用于創(chuàng)建高頻分頻器。但注入鎖定分頻器具 有限制；1)注入鎖定分頻器具有一個非常窄的鎖定范圍；以及2)注入鎖定分頻器的商業(yè)生 產(chǎn)尚未得到較好的證明。提出了一些裝置和方法來克服這些限制。提出了一種結(jié)合了這些 進步的2分頻電路，由此消除了對注入鎖定分頻器的需要。


【發(fā)明內(nèi)容】

[0007] 將參考下文論述的細節(jié)描述本發(fā)明的各種實施例和方面并且附圖將圖示出各種 實施例。以下描述和附圖是說明本發(fā)明，并且不應(yīng)被解釋為限制本發(fā)明。許多特定細節(jié)被 描述以提供對本發(fā)明的各種實施例的透徹理解。然而，在某些實例中，眾所周知的或常規(guī)的 細節(jié)將不被描述，以便提供對本發(fā)明的實施例的簡明論述。
[0008] 隨著集成電路尺寸設(shè)定中的電源電壓降低，模擬集成電路的電壓余量相對應(yīng)地降 低。這使低電源集成電路中的高性能系統(tǒng)的設(shè)計變得困難并且有挑戰(zhàn)性得多。PLL中的 CMOS VC0(壓控振蕩器）可以產(chǎn)生以降低的電源電壓在60GHz的頻率范圍中操作的一個時 鐘信號。這個時鐘信號需要先被下分頻到一個更加可管理的頻率，然后芯片上的電路的其 余部分才能夠使用這個經(jīng)過下分頻的時鐘信號。2分頻電路為第一電路之一，這些第一電路 用于將時鐘信號的頻率降低到一個更加可管理的頻率。2分頻電路將高頻時鐘信號（f)分 頻成一半以產(chǎn)生以高頻信號的一半（f/2)進行操作的一個時鐘信號。注意，2分頻電路必 須以高頻速率（f)被計時。60GHz時鐘的周期約為16. 6ps，而通過一個器件或晶體管的時 延稍微超過這個值。因此，如果常規(guī)的CMOS電路技術(shù)被施加到以60GHz計時的2分頻電路 上，常規(guī)的CMOS電路技術(shù)將防止2分頻電路的操作，因為通過一個CMOS器件的時延大于時 鐘周期。這解釋了設(shè)計者被引向注入鎖定分頻器技術(shù)的原因。我們的技術(shù)提供了一種魯棒 的2分頻電路而不需要借助注入鎖定分頻器技術(shù)。
[0009] 本披露的實施例之一去除了串聯(lián)偏壓晶體管，由此增加了差分放大器的余量。增 加的余量增加了所施加的信號的動態(tài)范圍。這個特征實現(xiàn)了更快的執(zhí)行電路。
[0010] 常規(guī)的CM0S2分頻電路受到由跨電阻負載的電容負載引起的RC時延的影響。串 聯(lián)峰值電感器被結(jié)合到放大器的每一個管腳中以解諧耦合到差分放大器的輸出上的輸出 電容負載。這有效地消除了 RC時延，由此改進了電路的性能。
[0011] 另一個實施例使用兩個正交時鐘的矢量求和來創(chuàng)建一個復(fù)合時鐘信號，該復(fù)合時 鐘信號具有大41%的振幅。此時鐘信號被用于啟用/停用（開關(guān)）觸發(fā)器的差分放大器 和差分存儲器。復(fù)合時鐘信號的增加的振幅增加了施加到開關(guān)式晶體管上的柵極到源極電 壓，從而使復(fù)合時鐘信號改進電路的性能。
[0012] 一個實施例對計時差分放大器使用前饋。然而，前饋路徑不被計時。實際上，電流 源調(diào)節(jié)通過前饋電路的電流。電流鏡可以改變通過前饋電路電流。這個電流可以被減少到 0或被改變以轉(zhuǎn)變RLC負載的共振行為。第一種情況通過將前饋電路分成三態(tài)去除了前饋 電路的行為，而第二種情況可以被用于改進2分頻電路的性能或調(diào)節(jié)RLC電路的共振電路 特征。

【專利附圖】

【附圖說明】
[0013] 請注意，本說明書中示出的附圖可能未必按比例繪制并且圖式中各種元件的相對 尺寸示意性地被描繪。此處所提出的發(fā)明可以用許多不同形式實施并且不應(yīng)被解釋為限于 這里所列舉的實施例。更準(zhǔn)確地說，提供這些實施例是為了使本披露將是透徹并且完整的， 并且這些實施例將把本發(fā)明的范圍完整地傳達給本領(lǐng)域的技術(shù)人員。在其他實例中，眾所 周知的結(jié)構(gòu)和功能未被示出或詳細描述，以避免對本發(fā)明的實施例的描述產(chǎn)生不必要的模 糊。在圖式中相同數(shù)字指代相同元件。
[0014] 圖la描繪了一個鎖相環(huán)（PLL)。
[0015] 圖lb示出了具有兩個計數(shù)器的雙模PLL。
[0016] 圖2a圖示了根據(jù)本發(fā)明的具有在前置分頻器路徑中的一個2分頻電路的在圖la 中圖示出的PLL。
[0017] 圖2b描繪了根據(jù)本發(fā)明的具有在前置分頻器路徑中的一個2分頻電路的在圖lb 中圖示出的雙模PLL。
[0018] 圖3a呈現(xiàn)了根據(jù)本發(fā)明的另一雙模PLL。
[0019] 圖3b圖示了根據(jù)本發(fā)明的一個2分頻電路的框圖表示。
[0020] 圖3c描繪了根據(jù)本發(fā)明的進一步識別鎖存器的一個2分頻電路的CMOS電路實現(xiàn) 方式。
[0021] 圖4a圖示了根據(jù)本發(fā)明的進一步識別鎖存器的部件的一個2分頻電路的CMOS電 路實現(xiàn)方式。
[0022] 圖4b呈現(xiàn)了根據(jù)本發(fā)明的圖4a的時序圖。
[0023] 圖4c描繪了根據(jù)本發(fā)明的2分頻電路的主差分放大器部件。
[0024] 圖5a呈現(xiàn)了根據(jù)本發(fā)明的進一步被分割成三個區(qū)域的主差分放大器部件。
[0025] 圖5b圖示了根據(jù)本發(fā)明的區(qū)域之一的去除。
[0026] 圖5c呈現(xiàn)了根據(jù)本發(fā)明的用于補償其余區(qū)域之一的一個串聯(lián)峰值電感器。
[0027] 圖5d圖示了根據(jù)本發(fā)明的在最后區(qū)域中的時鐘放大器替換。
[0028] 圖5e描繪了根據(jù)本發(fā)明的提供了時鐘放大的矢量加法。
[0029] 圖6a示出了根據(jù)本發(fā)明的時鐘放大器實施例的時序圖。
[0030] 圖6b描繪了根據(jù)本發(fā)明的具有時鐘放大器件的差分放大器的簡化模型。
[0031] 圖6c圖示了根據(jù)本發(fā)明的用于圖6b中的電路的時鐘放大器的單個器件和單個時 鐘的替換。
[0032] 圖6d不出了根據(jù)本發(fā)明的窗口，該窗口為在信號X改變狀態(tài)之前和之后，輸入信 號D為有效的。
[0033] 圖7a描繪了根據(jù)本發(fā)明的同時使用若干個實施例的2分頻電路。
[0034] 圖7b圖示了根據(jù)本發(fā)明的在圖7a中的2分頻電路的時序圖。

【具體實施方式】
[0035] 本說明書中提出的發(fā)明可以被用于高頻系統(tǒng)設(shè)計中。若干個實施例被呈現(xiàn)，其中 這些實施例的任何組合可以被包括到電路設(shè)計中。盡管一個2分頻電路被圖示為受益于這 些技術(shù)，但這些技術(shù)還可以被應(yīng)用到其他高速電路。
[0036] 圖la圖示了一個常規(guī)的的PLL。來自一個晶體的參考頻率通過R分頻框1-1 被下分頻。低頻信號在TOF(相位和頻率檢測器）中被與可變時鐘信號1-11比較。VC01-4 產(chǎn)生高頻信號此信號被呈現(xiàn)給前置分頻器1-5并且被N除并且在PFD框1-2中被與 一個參考信號比較。PFD的輸出被低通濾波（LPF1-3)以產(chǎn)生一個直流電壓，該直流電壓被 施加到VC0上以調(diào)節(jié)高頻信號f fi^。
[0037] 在圖lb中，一個雙模前置分頻器被呈現(xiàn)并且允許通過兩個數(shù)字之一進行分頻。根 據(jù)程序計數(shù)器1-8的值（P的值）或吞脈沖計數(shù)器1-10的值（S的值），雙模前置分頻器1-7 用N和或量N+1除高頻信號f f_。P的值總是大于S的值。S計數(shù)器1-10和門1-9倒計數(shù) 并且用N+1除，直到S計數(shù)器到達零，隨后程序計數(shù)器被啟用并且前置分頻器針對P內(nèi) 的其余計數(shù)用N除。f 信號被參考分頻器1-6下分頻并且在PFD內(nèi)被比較。LPF和VCO 框像之前一樣起作用。
[0038] 在圖2a中，前置分頻器的反饋路徑被分割成兩個框。第一個為用二除的一個 2分頻電路2-1，從而將此臨界頻率減少一半。時鐘周期現(xiàn)在被加倍到約33ps。因此，在前 置分頻器功能中的基本部件之一為2分頻電路框2-1，該框?qū)⒏哳l信號分頻成一半并且使 可獲得的處理時間的數(shù)量加倍。通過引入第二二分頻電路（未示出），時鐘周期于是將為 66ps，從而提供多得多的時間以在更加復(fù)雜的電路配置內(nèi)執(zhí)行額外處理。前置分頻器2-2 的其余部件產(chǎn)生時鐘信號，該時鐘信號在PFD中被與一個參考信號比較。
[0039] 圖2b圖示了串聯(lián)的分割雙模前置分頻器。高頻輸出時鐘信號在2-4中被二 除。其余的雙模前置分頻器框2-3現(xiàn)在需要僅與一個時鐘信號相關(guān)，該時鐘信號的周期是 初始時鐘信號fiM的周期的兩倍。如果時間周期仍不夠，一個另外的二分頻電路可以被插 入到前置分頻器中以進一步增加可獲得的可用于計算電路的時間周期。
[0040] 圖3a圖示了以60GHz進行操作的PLL的另一個實施例。相位和頻率檢測器PFD 將與雙模前置分頻器的輸出進行比較。PFD被施加到電荷泵3-1上，電荷泵的輸出通 過低通濾波器LPF被濾波并且被施加到壓控振蕩器上。VC0在此情況下為一個正交VC0,該 正交VC0在0°和180°處產(chǎn)生實時鐘信號，并且在90°和270°處產(chǎn)生虛時鐘信號。來自 正交信號的實和虛時鐘信號分別被稱為Q和C Q信號。VC0的所有時鐘輸出都被裝載有匹 配的負載以確保實產(chǎn)生時鐘信號與虛產(chǎn)生時鐘信號之間的相對相位差保持正交。
[0041] (VCQ時鐘信號被2除3-2以減小頻率并且增加用于計算的時間周期。此外，信號 進一步被2除3-3,但現(xiàn)在可以使用一個常規(guī)的2分頻電路結(jié)構(gòu)。雙模前置分頻器的其余部 分為三或四分頻模3-4以及N分頻模3-5。一旦前置分頻的高頻時鐘信號跟蹤時鐘頻率參 考信號，PLL就被鎖定。
[0042] 一個差分二分頻電路的框圖在圖3b中被圖示出。一個差分電路對差分或平衡輸 入/輸出信號進行操作或產(chǎn)生差分或平衡輸入/輸出信號。差分觸發(fā)器（DFF)的輸出被反 饋到本身。此差分觸發(fā)器要求在Q和Q輸出處的輸出和一個輸A信號被反饋回輸入和輸 入條狀信號D和?),以便產(chǎn)生具有一定頻率的時鐘輸出，該頻率為被用以對差分觸發(fā)器計時 的時鐘頻率的一半。
[0043] 差分觸發(fā)器的一個M0S電路示意圖在圖3c中被圖示出。觸發(fā)器由串聯(lián)的兩個鎖 存器組成；第一個為主鎖存器并且第二個被稱為從鎖存器。每一個鎖存器是結(jié)構(gòu)上相同的， 包括一個差分放大器和一個差分存儲器存儲單元。每一個被依次交替地啟用。施加到晶體 管K上的一個偏壓控制調(diào)節(jié)鎖存器的功率耗散和速度。路徑在通過CK和沅信號被依次交 替地啟用的晶體管N 2和N3之間分叉。差分放大器包括晶體管N4和N5連同通過器件N 2被 啟用的電阻負載&和R2，該器件通過CK被計時。虛線環(huán)路3-7包含一個差分單元，該差分 單元包括在其源極處耦合在一起并且在被稱為源極的一個節(jié)點3-8處離開虛線環(huán)路的兩 個晶體管乂和乂。隊和乂的柵極分別在3-9和3-10處進入虛線環(huán)路并且被稱為輸入。N 4 和N5的漏極分別在3-11和3-12處離開虛線環(huán)路并且被稱為管腳。差分存儲器存儲器件包 括交叉耦合到彼此上的晶體管隊和^。差分放大器耦合到差分存儲器存儲單元上并且被提 供給從鎖存器。如先前所指出的，從鎖存器為主鎖存器的一個復(fù)制品，除了 CK信號（CK和 0Γ)已經(jīng)被翻轉(zhuǎn)。主鎖存器的輸出被饋送到從鎖存器的差分放大器的輸入中。從鎖存器 中的差分存儲器存儲單元的輸出信號耦合到主鎖存器中的差分放大器的輸入信號上。這提 供了差分觸發(fā)器中所需的反饋，以便產(chǎn)生具有用以對差分觸發(fā)器進行計時的時鐘信號的一 半頻率的一個時鐘輸出信號。
[0044] 在圖4a中，二分頻主從鎖存器被重新繪制，其中主鎖存器包括一個主差分放大器 和一個主存儲器，而從鎖存器包括從差分放大器和從存儲器。虛線框4-1包含通過被

【權(quán)利要求】
1. 一種開關(guān)式差分放大器，包括： 一個第一差分單兀； 一個具有一個中心分接頭的負載，該負載將該第一差分單元的每一個管腳耦合到一個 第一電源上； 多個開關(guān)，這些開關(guān)將該第一差分單元的一個源極耦合到一個第二電源上； 該多個開關(guān)中的每一個接收一個不同信號，并且 這些不同信號中的至少一個具有一個與其余信號不同的相位。
2. 如權(quán)利要求1所述的裝置，進一步包括： 一個第二差分單元； 該第二差分晶體管的每一個管腳對應(yīng)于該第一差分單元中的一個等效管腳； 該第二差分單元的每一個管腳耦合到相對應(yīng)的中心分接頭上；以及 單個開關(guān)，該開關(guān)將該第二差分單元的一個源極耦合到該第二電源上。
3. 如權(quán)利要求1所述的裝置，由此 該負載為一個電阻器和一個串聯(lián)峰值電感器的一個串聯(lián)耦合。
4. 如權(quán)利要求3所述的裝置，進一步包括： 一個電容，該電容耦合到該第一差分單元的每一個管腳上，從而形成一個RLC網(wǎng)絡(luò)。
5. 如權(quán)利要求4所述的裝置，由此 電容值可以被電氣地調(diào)節(jié)。
6. 如權(quán)利要求5所述的裝置，由此 該串聯(lián)峰值電感器的阻抗與該電容器的被電氣地調(diào)節(jié)的阻抗的大小相匹配。
7. 如權(quán)利要求2所述的裝置，進一步包括： 一個耦合到該單個開關(guān)上的電流鏡，該電流鏡調(diào)節(jié)通過該單個開關(guān)的電流。
8. 如權(quán)利要求7所述的裝置，由此 該電流調(diào)節(jié)該RLC網(wǎng)絡(luò)的一個共振特征。
9. 一種差分放大器，包括： 一個第一差分單兀； 一個具有一個中心分接頭的負載，該負載將該第一差分單元的每一個管腳耦合到一個 第一電源上； 一個電流控制，該電流控制將該第一差分單元耦合到一個第二電源上； 一個第二差分單元； 該第二差分晶體管的每一個管腳對應(yīng)于該差分單元中的一個等效管腳； 該第二差分單元的每一個管腳耦合到相對應(yīng)的中心分接頭上；以及 單個開關(guān)，該單個開關(guān)將該第二差分單元的一個源極耦合到該第二電源上。
10. 如權(quán)利要求9所述的裝置，進一步包括： 多個開關(guān)，該多個開關(guān)耦合在該差分單元的該源極與該電流控制之間； 該多個開關(guān)中的每一個接收一個不同信號，并且 該多個開關(guān)中的每一個接收一個不同信號，并且這些不同信號中的至少一個具有一個 與其余信號不同的相位。
11. 如權(quán)利要求11所述的裝置，由此 該負載為一個電阻器和一個串聯(lián)峰值電感器的一個串聯(lián)耦合。
12. 如權(quán)利要求9所述的裝置，進一步包括： 一個電容，該電容耦合到該差分單元的每一個管腳上，從而形成一個RLC網(wǎng)絡(luò)。
13. 如權(quán)利要求13所述的裝置，由此 電容值可以被電氣地調(diào)節(jié)。
14. 如權(quán)利要求14所述的器件，由此 該串聯(lián)峰值電感器的阻抗與該電容器的被電氣地調(diào)節(jié)的阻抗的大小相匹配。
15. 如權(quán)利要求9所述的裝置，進一步包括： 一個耦合到該單個開關(guān)上的電流鏡，該電流鏡調(diào)節(jié)通過該單個開關(guān)的電流。
16. 如權(quán)利要求16所述的裝置，由此 該電流調(diào)節(jié)該共振RLC網(wǎng)絡(luò)的特征。
17. -種2分頻裝置，包括： 具有多個第一平衡輸入和多條第一平衡輸出導(dǎo)線的一個計時主差分放大器； 一個互補計時主存儲器存儲單元，具有耦合到這些第一平衡輸出導(dǎo)線上的多條第一平 衡存儲器導(dǎo)線； 一個互補計時從差分放大器，具有耦合到這些第一平衡存儲器導(dǎo)線上的多個第二平衡 輸入； 該互補計時從差分放大器具有多條第二平衡輸出導(dǎo)線； 一個計時從存儲器存儲單元，具有耦合到這些第二平衡輸出導(dǎo)線上的多條第二平衡存 儲器導(dǎo)線；并且 這些第二平衡存儲器導(dǎo)線交叉耦合到這些第一平衡輸入上；由此 這些計時差分放大器和存儲器存儲單元中的每一個使用并聯(lián)的兩個開關(guān)，以便通過將 一個第一高頻時鐘施加到一個開關(guān)上并且將在相同頻率處但具有一個不同相位的一個第 二高頻時鐘施加到另一個開關(guān)上，從而啟用或停用這些差分放大器和存儲器存儲單元。
18. 如權(quán)利要求17所述的裝置，由此 這些第一和第二平衡存儲器導(dǎo)線提供2分頻時鐘輸出。
19. 如權(quán)利要求17所述的裝置，由此 該不同相位為90°。
20. 如權(quán)利要求17所述的裝置，由此 一個復(fù)合時鐘為這兩個高頻時鐘的相矢量相加。
【文檔編號】H03L7/06GK104054267SQ201280054536
【公開日】2014年9月17日 申請日期:2012年9月21日 優(yōu)先權(quán)日:2011年9月23日
【發(fā)明者】贊·徐 申請人:張量通訊公司