專利名稱：一種輸出級快速響應(yīng)電路及其響應(yīng)方法
技術(shù)領(lǐng)域：
本發(fā)明屬于模擬集成電路設(shè)計(jì)技術(shù)領(lǐng)域，涉及一種快速響應(yīng)電路，尤其涉及一種輸出級快速響應(yīng)電路；同時，本發(fā)明還涉及上述輸出級快速響應(yīng)電路的快速響應(yīng)方法。
背景技術(shù)：
集成電路的開關(guān)速度是一個關(guān)鍵的參數(shù)，直接影響到電路的工作頻率，更重要的是，要得到接近理想的方波則需要盡量減小上升沿時間和下降沿時間。上升沿時間和下降沿時間反應(yīng)到電路中就是晶體管從開啟狀態(tài)到關(guān)閉狀態(tài)或者從關(guān)閉狀態(tài)轉(zhuǎn)換為開啟狀態(tài)的時間。根據(jù)半導(dǎo)體物理和晶體管原理，晶體管從開啟狀態(tài)變?yōu)殛P(guān)斷狀態(tài)、從關(guān)斷狀態(tài)變?yōu)殚_啟狀態(tài)是一個載流子的流動過程，需要一定的時間。從關(guān)斷狀態(tài)變?yōu)殚_啟狀態(tài)的過程類似用一定電流給電容充電的過程，當(dāng)充電電壓大于等于晶體管輸入結(jié)的導(dǎo)通電壓后，晶體管從關(guān)斷狀態(tài)變?yōu)殚_啟狀態(tài)，充電時間即為電流充電時間。減小充電時間的辦法相對簡單，即增加充電電流和減小被充電電容。從開啟狀態(tài)變?yōu)殛P(guān)閉狀態(tài)的過程則復(fù)雜很多，尤其對于開啟狀態(tài)時工作在過飽和區(qū)的晶體管。首先，晶體管要從過飽和狀態(tài)變?yōu)榕R界飽和狀態(tài)，最后從臨界飽和狀態(tài)變?yōu)殛P(guān)閉狀態(tài)，整個過程類似輸入結(jié)超量載流子通過電容放電過程。減小從開啟狀態(tài)變?yōu)殛P(guān)閉狀態(tài)的時間，要盡量減少輸入結(jié)的超量載流子數(shù)目和減小被放電電容，使晶體管輸入結(jié)的載流子迅速放電進(jìn)入截止區(qū)。模擬集成電路中，特別是大負(fù)載輸出級電路，減小上升沿與下降沿時間有兩個矛盾。首先，為了滿足驅(qū)動能力，輸出級電路中的輸出晶體管需要比較大的尺寸，大尺寸晶體管的寄生電容較大。為了得到大的驅(qū)動能力，輸出級電路中的輸出晶體管工作的開關(guān)狀態(tài)， 在過飽和狀態(tài)和截止?fàn)顟B(tài)轉(zhuǎn)換。同時，為了得到大的驅(qū)動能力，輸出級電路中的輸出晶體管往往需要較大的前級驅(qū)動電路，較大的前級驅(qū)動電路，同樣需要在過飽和區(qū)和截止區(qū)轉(zhuǎn)換的較大尺寸的晶體管。前級驅(qū)動電路可以采用肖特基晶體管實(shí)現(xiàn)，可以大大減小前級驅(qū)動電路在過飽和區(qū)和截止區(qū)相互轉(zhuǎn)換的時間，但肖特基晶體管需要特殊的集成電路制造工藝，工藝控制難度較大，并且制造成本增加。所以減小大負(fù)載輸出級電路的上升沿和下降沿時間是集成電路設(shè)計(jì)者面臨的一個設(shè)計(jì)挑戰(zhàn)。圖I是傳統(tǒng)的集電極開路輸出級電路示意圖。輸入驅(qū)動級由晶體管MP1，電阻Rl 和電阻R2組成，晶體管麗I是輸出晶體管，為了保證足夠的驅(qū)動能力，輸出晶體管麗I的尺寸一般比較大，Rl為負(fù)載電阻。從大信號角度看，當(dāng)輸入信號VIN為高電平(VCC)時，晶體管MPl為關(guān)閉狀態(tài)，沒有電流流過電阻Rl和R2，則電阻R2的電壓為地電平，輸出晶體管麗I 為關(guān)閉狀態(tài)，輸出信號通過上拉電阻Rload為高電平VCC。當(dāng)輸入信號VIN由高電平(VCC) 變?yōu)榈碗娖?低于VCC-0. 7V)時，晶體管MPl由關(guān)閉狀態(tài)變?yōu)榇蜷_狀態(tài)，電流Ip從晶體管的集電極(對應(yīng)CMOS工藝為漏極，下同)通過電阻Rl和R2流到地電平；電流Ip與電阻R2的阻值相乘的結(jié)果即電阻R2的電壓Vr2，當(dāng)Vr2的值大于O. 7V左右，則輸出晶體管麗I由關(guān)閉狀態(tài)變?yōu)榇蜷_狀態(tài)，輸出電壓由高電平變?yōu)榈碗娖?接近地電平)；相反情況，如果輸入信號VIN由低電平轉(zhuǎn)變?yōu)楦唠娖?，則晶體管MPl的狀態(tài)由開啟變?yōu)殛P(guān)閉，則流過電阻Rl和R2 的電流消失，電阻R2的電壓變?yōu)榈仉娖?，則輸出晶體管麗I的狀態(tài)從開啟變?yōu)殛P(guān)閉，輸出信號OUT則由低電平轉(zhuǎn)變?yōu)楦唠娖?。從小信號角度分析，輸出信號OUT從高電平變?yōu)榈碗娖降臅r間(下降沿時間)以及從低電平變?yōu)楦唠娖降臅r間(上升沿時間)分別由以下兩個公式?jīng)Q定公式I : Tfall=Tfp+Td+Tfn ；Tfall 輸出信號由高電平變?yōu)榈碗娖綍r間；Tfp 晶體管MPl由關(guān)斷狀態(tài)變?yōu)殚_啟狀態(tài)的時間；Td代表連接導(dǎo)線和電阻上的時間延時等；Tfn 輸出晶體管MNl由關(guān)斷狀態(tài)變?yōu)殚_啟狀態(tài)的時間；
公式2 Trise=Trp+Td+Trn ；Trise:輸出信號由低電平轉(zhuǎn)為高電平時間；Trp :晶體管MPl由開啟狀態(tài)變?yōu)殛P(guān)斷狀態(tài)的時間；Td :代表連接導(dǎo)線和電阻上的時間延時等；Trn:輸出晶體管麗I由開啟狀態(tài)變?yōu)殛P(guān)斷狀態(tài)的時間。圖I存在兩個問題。(I)輸入晶體管MPl需要較大的驅(qū)動能力以驅(qū)動輸出晶體管 MNl JUMPl的尺寸比較大并工作在過飽和區(qū)，即Tfp，Trp需要較長時間；(2)輸出級晶體管 MNl尺寸很大，同樣工作在飽和區(qū)，即Tfn和Trn需要較長時間。圖2是另一種傳統(tǒng)的輸出級電路結(jié)構(gòu)，相對于圖I的電路，此電路結(jié)構(gòu)增加了一個晶體管麗2和一個電阻R3，其中晶體管麗I和晶體管麗2組成類似達(dá)林頓管結(jié)構(gòu)，以增加前級輸出級電路的驅(qū)動能力。當(dāng)輸入信號VIN由高電平變?yōu)榈碗娖綍r，晶體管MPl從關(guān)斷狀態(tài)變?yōu)殚_啟狀態(tài)，電流從晶體管MPl的集電極(漏極)流出，經(jīng)過電阻Rl和R2在打開輸出晶體管麗I的同時也打開晶體管麗2，則從麗2的集電極(漏極)也灌一定數(shù)量的電流到輸出晶體管的基極(柵極)。這樣，流到輸出晶體管基極(柵極)的電流增加了一路來自晶體管 MN2的支路，電流變大，一定程度上會減小輸出晶體管的開啟時間。但是此電路結(jié)構(gòu)對輸出晶體管的關(guān)斷時間沒有任何幫助，也就是無法減小輸出級輸出信號的上升沿時間。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題是提供一種輸出級快速響應(yīng)電路，可以減小輸出轉(zhuǎn)換的上升沿和下降沿時間，提高輸出級電路開關(guān)頻率。此外，本發(fā)明還提供上述輸出級快速響應(yīng)電路的快速響應(yīng)方法，可以減小輸出轉(zhuǎn)換的上升沿和下降沿時間，提高輸出級電路開關(guān)頻率。為解決上述技術(shù)問題，本發(fā)明采用如下技術(shù)方案一種輸出級快速響應(yīng)電路，所述電路包括輸入級，用以接收輸入信號；輸出級，包括第二晶體管麗1，用以輸出輸出信號；驅(qū)動級，與所述輸入級連接，用以增加輸出級驅(qū)動能力加速級，與所述驅(qū)動級連接，用以減小輸出級輸出信號的上升沿時間、下降沿時間；所述加速級預(yù)置設(shè)定量的電流，當(dāng)輸出級的第二晶體管MNl需要打開時，預(yù)置的電流快速流入第二晶體管麗1，從而加快第二晶體管麗I的打開時間，減小輸出信號的下降沿時間；當(dāng)輸出級的第二晶體管MNl需要從開啟狀態(tài)變?yōu)殛P(guān)閉狀態(tài)時，所述加速級快速抽取輸出級的第二晶體管MNl的基極多余載流子，加速狀態(tài)轉(zhuǎn)換，減小輸出信號的上升沿時間。作為本發(fā)明的一種優(yōu)選方案，所述輸入級包括第一晶體管MPl ;晶體管MPl的第一極連接輸入信號端，第二極連接驅(qū)動級，第三極連接電源電壓VCC ；所述驅(qū)動級包括第三晶體管麗2、第一電阻R1、第二電阻R2、第三電阻R3 ;第三晶體管MN2的第一極連接第一晶體管MPl的第二極，第三晶體管MN2的第二極通過第三電阻 R3連接電源電壓VCC，第三晶體管麗2的第三極連接第二電阻R2以及加速級；所述晶體管 MPl的第二極連接第一電阻Rl的第一端，第一電阻Rl的第二端連接第二電阻R2的第一端， 第二電阻R2的第二端接地；
所述加速級包括第四晶體管MN3、第五晶體管MN4、第六晶體管MN5 ;所述第四晶體管麗3的第一極、第二極連接第三電阻R3與第三晶體管麗2的第二極之間；第四晶體管麗3 的第三極連接第五晶體管MN4的第一極、第五晶體管MN4的第二極、第六晶體管麗5的第一極；第五晶體管MN4、第六晶體管麗5的第三極接地,第六晶體管麗5的第二極連接第三晶體管麗2的第三極；所述輸出級的第二晶體管麗I的第一極連接第一電阻Rl的第二端，第二晶體管麗I的第二極連接信號輸出端、第四電阻Rload的第二端，第四電阻Rload的第一端連接電源電壓VCC，第二晶體管麗I的第三極接地；所述第一極為三極管的基極或MOS管的柵極，第二極為三極管的集電極或MOS管的漏極，第三極為三極管的發(fā)射極或MOS管的源極。一種上述的輸出級快速響應(yīng)電路的快速響應(yīng)方法，所述方法包括如下步驟步驟SI :加速級預(yù)置設(shè)定量的電流，當(dāng)輸出級的第二晶體管MNl需要打開時，預(yù)置的電流快速流入第二晶體管MNl，從而加快第二晶體管MNl的打開時間，減小輸出信號的下降沿時間；步驟S2 :當(dāng)輸出級的第二晶體管MNl需要從開啟狀態(tài)變?yōu)殛P(guān)閉狀態(tài)時，所述加速級快速抽取輸出級的第二晶體管麗I的基極多余載流子，加速狀態(tài)轉(zhuǎn)換，減小輸出信號的上升沿時間。本發(fā)明的有益效果在于本發(fā)明提出的輸出級快速響應(yīng)電路及其響應(yīng)方法，可解決模擬集成電路中輸出級信號的下降沿時間過長的問題，通過預(yù)置一定量的電流，當(dāng)輸出級晶體管需要打開時，預(yù)置的電流快速流入晶體管，從而加快晶體管的打開時間，減小輸出信號的下降沿時間。同時還可以解決模擬集成電路中輸出級信號的上升沿時間過長的問題，當(dāng)輸出級晶體管需要從開啟狀態(tài)變?yōu)殛P(guān)閉狀態(tài)時，快速抽取輸出級晶體管的基極多余載流子，加速狀態(tài)轉(zhuǎn)換，減小輸出信號的上升沿時間。本發(fā)明在傳統(tǒng)電路結(jié)構(gòu)的基礎(chǔ)上僅僅增加三個晶體管，并與標(biāo)準(zhǔn)制造工藝兼容，用一種低成本但高效的方法解決了模擬集成電路中輸出級信號的上升沿和下降沿時間過程的問題。


圖I為傳統(tǒng)輸出級電路結(jié)構(gòu)。圖2為另一種傳統(tǒng)輸出級電路結(jié)構(gòu)。
圖3為本發(fā)明基于雙極工藝的輸出級電路結(jié)構(gòu)優(yōu)選原理圖。圖4為本發(fā)明基于CMOS工藝的輸出級電路結(jié)構(gòu)優(yōu)選原理圖。
具體實(shí)施例方式
下面結(jié)合附圖詳細(xì)說明本發(fā)明的優(yōu)選實(shí)施例。實(shí)施例一請參閱圖3，本發(fā)明揭示了一種輸出級快速響應(yīng)電路，所述電路包括輸入級10、 驅(qū)動級20、加速級30、輸出級40。本實(shí)施例中包括若干晶體管，晶體管可以為基于雙極工藝的三極管，也可以為基于CMOS工藝的MOS管；本實(shí)施例以所述晶體管為三極管為例，介紹本發(fā)明的快速響應(yīng)電路。輸入級10用以接收輸入信號VIN。本實(shí)施例中，所述輸入級10包括第一三極管 MPl ;三極管MPl的基極連接輸入信號端VIN，集電極連接驅(qū)動級20，發(fā)射極連接電源電壓 VCC。輸出級40包括第二三極管麗1，用以輸出輸出信號OUT。所述輸出級的第二三極管麗I的基極連接第一電阻Rl的第二端，第二三極管麗I的集電極連接信號輸出端、第四電阻Rload的第二端，第四電阻Rload的第一端連接電源電壓VCC，第二三極管MNl的發(fā)射極接地。驅(qū)動級20與所述輸入級連接，用以增加輸出級負(fù)載能力。所述驅(qū)動級包括第三三極管MN2、第一電阻R1、第二電阻R2、第三電阻R3 ;第三三極管MN2的基極連接第一三極管 MPl的集電極，第三三極管麗2的集電極通過第三電阻R3連接電源電壓VCC，第三三極管 MN2的發(fā)射極連接第二電阻R2以及加速級；所述三極管MPl的集電極連接第一電阻Rl的第一端，第一電阻Rl的第二端連接第二電阻R2的第一端，第二電阻R2的第二端接地。加速級30與所述驅(qū)動級20連接，用以減小輸出級輸出信號的上升沿時間、下降沿時間。所述加速級30預(yù)置設(shè)定量的電流，當(dāng)輸出級的第二三極管MNl需要打開時，預(yù)置的電流快速流入第二三極管MNl，從而加快第二三極管MNl的打開時間，減小輸出信號的下降沿時間；當(dāng)輸出級的第二三極管MNl需要從開啟狀態(tài)變?yōu)殛P(guān)閉狀態(tài)時，所述加速級快速抽取輸出級的第二三極管MNl的基極多余載流子，加速狀態(tài)轉(zhuǎn)換，減小輸出信號的上升沿時間。具體地，如圖3所示，所述加速級30包括第四三極管MN3、第五三極管MN4、第六三極管麗5 ;所述第四三極管麗3的基極、集電極連接第三電阻R3與第三三極管麗2的集電極之間；第四三極管麗3的發(fā)射極連接第五三極管MN4的基極、第五三極管MN4的集電極、第六三極管麗5的基極；第五三極管MN4、第六三極管麗5的發(fā)射極接地，第六三極管麗5的集電極連接第三三極管MN2的發(fā)射極。以下將以圖3為例介紹本發(fā)明的工作原理。假定VCC=5V，輸出負(fù)載電流能力要求達(dá)到50mA，其他晶體管和電阻尺寸如圖3所示。I)電路初始狀態(tài)當(dāng)輸入信號VIN初始信號為高電平時，晶體管MPl處于關(guān)閉狀態(tài)，沒有電流從其集電極流出，電阻Rl和R2兩端的電壓都為低電平，則晶體管MNl和MN2也處于關(guān)閉狀態(tài)，輸出信號OUT為高電平；從電源VCC經(jīng)過電阻R3和兩個二極管連接方式的晶體管麗3和MN4 和地之間的電流為Ishunt= (VCC-2Vdio) /R3=(5V_2*0. 7V)/5K=0. 72mA,晶體管 MN2 集電極端的電壓大約為兩個二極管的正向?qū)▔航礗. 4V。Ishunt為流經(jīng)R3，麗3和MN4三個晶體管的預(yù)置電流，在輸入信號發(fā)生電平轉(zhuǎn)換時將會加快晶體管麗2和麗I從關(guān)閉狀態(tài)變?yōu)殚_啟狀態(tài)的過程。2)輸出級從關(guān)斷狀態(tài)變?yōu)殚_啟狀態(tài)的時間即下降沿時間Tfall
當(dāng)輸入信號VIN從初始高電平轉(zhuǎn)換為低電平后，晶體管MPl由關(guān)斷狀態(tài)轉(zhuǎn)換為開啟狀態(tài)，大約ImA左右的電流Ipl從其集電極流出，由于本發(fā)明所述輸出級負(fù)載電流要達(dá)到50mA，所以晶體管麗I的尺寸要遠(yuǎn)大于晶體管麗2，理論上大于50倍，也就是說晶體管麗I的寄生電容要遠(yuǎn)大于晶體管麗2的寄生電容。所以Ipl將首先打開晶體管麗2，然后再打開晶體管麗1，輸出信號OUT從高電平轉(zhuǎn)變?yōu)榈碗娖?。此狀態(tài)下，電阻Rl和R2的兩端電壓降為IV左右，以確保晶體管麗I和晶體管麗2工作在過飽和狀態(tài)，達(dá)到最大的電流驅(qū)動能力；Ir2=lV/5k=0. 2mA;晶體管麗2集電極端的電壓為晶體管基極-發(fā)射極電壓加晶體管麗2發(fā)射極-集電極電壓，大約為I. 0V,從而使晶體管麗3和晶體管MN4從開啟狀態(tài)轉(zhuǎn)變?yōu)殛P(guān)閉狀態(tài)，晶體管麗5依然處于關(guān)閉狀態(tài)；晶體管麗2的集電極電流為(VCC-IV) / R3=0. 8mA ;晶體管MNl基極電流Inl=ImA-O. 2mA+0. 8mA= I. 6mA,其電流放大能力在大電流狀態(tài)下從100降為50倍，則理論上本發(fā)明輸出級電路的電流驅(qū)動能力為I. 6mA*50=80mA，滿足 50mA的要求。與傳統(tǒng)電路結(jié)構(gòu)圖2相比，本發(fā)明電路結(jié)構(gòu)減小了輸出級電路的下降沿時間 Tfall。在圖2中，晶體管麗2的集電極電流時從OmA變化到O. 8mA，而圖3中，通過預(yù)置 O. 72mA的電流，使晶體管MN2從關(guān)閉狀態(tài)變?yōu)殚_啟狀態(tài)后，集電極電流從預(yù)置的O. 72mA迅速變?yōu)镺. 8mA,只有O. 08mA的電流落差，減小了晶體管麗2達(dá)到最大電流輸出的時間。依據(jù) Tfall=Tfp+Td+Tfn,本發(fā)明結(jié)構(gòu)通過減小Td,達(dá)到減小輸出級電路的下降沿時間的目的。3)輸出級從開啟狀態(tài)變?yōu)殛P(guān)斷狀態(tài)的時間即上升沿時間Trise當(dāng)輸入信號VIN從低電平轉(zhuǎn)為高電平后，晶體管MPl首先由開啟狀態(tài)變?yōu)殛P(guān)閉狀態(tài)、然后晶體管麗2從開啟狀態(tài)轉(zhuǎn)為關(guān)閉狀態(tài)、接著晶體管麗3和MN4由關(guān)斷狀態(tài)轉(zhuǎn)為開啟狀態(tài)，最后是晶體管麗I從開啟狀態(tài)變?yōu)殛P(guān)閉狀態(tài)，導(dǎo)致輸出腳OUT從低電平跳變?yōu)楦唠娖?。根?jù)半導(dǎo)體理論，晶體管從開啟狀態(tài)變?yōu)殛P(guān)斷狀態(tài)是一個過程，需要一定的時間，并且這個時間與晶體管在開啟狀態(tài)時的工作區(qū)有很大關(guān)系。在本輸出電路中晶體管MNl在開啟狀態(tài)下，工作在過飽和區(qū)，并且負(fù)載電流最大，從開啟狀態(tài)到關(guān)閉狀態(tài)所需的時間最長，下面以麗I為例，解釋本發(fā)明減小這個時間的原理。當(dāng)晶體管MPl從開啟狀態(tài)變?yōu)殛P(guān)閉狀態(tài)后,其集電極電流Ipl變?yōu)榱悖w管 MNl基區(qū)內(nèi)存儲的載流子并不可能立刻消失，發(fā)射結(jié)仍為正向偏壓，數(shù)值約等于正向?qū)妷?。由于關(guān)斷前晶體管處于飽和狀態(tài)，收集區(qū)有大量載流子累積，即所謂的收集區(qū)超量存儲，在基區(qū)內(nèi)也有超量存儲，雖然此時基極電流由正向注入變成反向抽取，但這部分超量存儲的電荷并不能立即消失，集電結(jié)在一段時間內(nèi)仍處于正向，晶體管上的壓降Vce仍很小， 集電極電流仍保持在Ics不變。只有當(dāng)超量存儲電荷不斷減小，以至完全消失，集電結(jié)轉(zhuǎn)變?yōu)榱闫珘阂院?，集電極電流才開始減少。因此，存儲時間就是深飽和狀態(tài)超量存儲電荷消失的時間。存儲時間的長短，取決于超量存儲電荷的多少和此電荷消失的快慢。存儲電荷消失的途徑有兩個，一是電荷本身的復(fù)合作用，從外電路角度看，當(dāng)所選元器件確定后電荷的復(fù)合作用很難通過人為方式改變。二是基極電流的抽取作用。因?yàn)榛鶚O電流是反向電流，相當(dāng)于空穴從基極流出，這就使基區(qū)和集電區(qū)累積的空穴不斷減少。由于電中性的要求，在累計(jì)空穴的同時，也應(yīng)有等量的電子累計(jì)，因此在抽取空穴的時候也要抽取電子。當(dāng)Inl = O時刻后，發(fā)射極電流Ie=Ic+Ib=Ics-Iout (lout為抽取電流)?？砂l(fā)現(xiàn)發(fā)射結(jié)雖然仍有注入的電子電流，但是比集電極流出的電流Ics要小，這時超量存儲的電子作為集電極電流Ics的一部分從集電極流走。超量存儲電荷復(fù)合后，晶體管回到了臨界飽和狀態(tài)，從這時開始，集電極電流開始減小，從接近飽和值Ics減小到反向漏電流，整個下降過程中，基區(qū)中積累的電子和空穴不斷復(fù)合，積累的電荷繼續(xù)減少。當(dāng)基區(qū)積累電荷基本消失了，下降過程完成。為了減少這個過程的時間，一方面靠減少發(fā)射結(jié)、集電結(jié)勢壘電容和基區(qū)寬度，以減少所需抽取的電荷總量，這些主要取決于器件本身。另一方面可加大基極抽取電流。從圖3中可以看到，當(dāng)晶體管麗2關(guān)斷后，晶體管麗3和MN4打開，并有大約O. 72mA的電流通過晶體管麗5鏡像到晶體管麗I的基極，從麗I的基極抽取載流子到地電平，從而加快晶體管MNl的關(guān)斷過程。綜上，晶體管的關(guān)斷過程比開啟過程要復(fù)雜得多，所花費(fèi)的時間也長很多。輸出級電路，特別是負(fù)載能力較大的輸出級電路工作頻率往往受限于輸出管的關(guān)斷時間，本發(fā)明通過增加3個晶體管麗3、MN4和麗5在輸出晶體管麗I進(jìn)入關(guān)斷狀態(tài)后，快速抽取晶體管麗I超量儲存的載流子，達(dá)到加快晶體管麗I關(guān)斷過程的目的。同時，晶體管麗3和MN4借助電阻R3給晶體管麗2預(yù)置了一定的電流，加快了晶體管麗2的打開過程，最終使晶體管 MNl的開啟過程所需的時間大大縮小。
實(shí)施例二請參閱圖4，本實(shí)施例與實(shí)施例一的區(qū)別在于，本實(shí)施例中，本發(fā)明快速響應(yīng)電路利用基于CMOS工藝的MOS管(代替實(shí)施例一中的三極管)實(shí)現(xiàn)本發(fā)明的技術(shù)方案。輸入級用以接收輸入信號VIN。所述輸入級包括第一 MOS管MPl ；M0S管MPl的柵極連接輸入信號端VIN，漏極連接驅(qū)動級，源極連接電源電壓VCC。輸出級包括第二 MOS管麗1，用以輸出輸出信號OUT。所述輸出級的第二 MOS管麗I的柵極連接第一電阻Rl的第二端，第二 MOS管麗I的漏極連接信號輸出端、第四電阻 Rload的第二端，第四電阻Rload的第一端連接電源電壓VCC，第二 MOS管麗I的源極接地。驅(qū)動級20與所述輸入級連接，用以增加輸出級負(fù)載能力。所述驅(qū)動級包括第三 MOS管麗2、第一電阻R1、第二電阻R2、第三電阻R3 ;第三MOS管麗2的柵極連接第一 MOS管 MPl的漏極，第三MOS管麗2的漏極通過第三電阻R3連接電源電壓VCC，第三MOS管麗2的源極連接第二電阻R2以及加速級；所述MOS管MPl的漏極連接第一電阻Rl的第一端，第一電阻Rl的第二端連接第二電阻R2的第一端，第二電阻R2的第二端接地。加速級與所述驅(qū)動級連接，用以減小輸出級輸出信號的上升沿時間、下降沿時間。 所述加速級預(yù)置設(shè)定量的電流，當(dāng)輸出級的第二 MOS管MNl需要打開時，預(yù)置的電流快速流入第二 MOS管麗I，從而加快第二 MOS管麗I的打開時間，減小輸出信號的下降沿時間；當(dāng)輸出級的第二 MOS管MNl需要從開啟狀態(tài)變?yōu)殛P(guān)閉狀態(tài)時，所述加速級快速抽取輸出級的第二 MOS管MNl的基極多余載流子，加速狀態(tài)轉(zhuǎn)換，減小輸出信號的上升沿時間。如圖4所示，所述加速級包括第四MOS管麗3、第五MOS管MN4、第六MOS管麗5 ;所述第四MOS管麗3的柵極、漏極連接第三電阻R3與第三MOS管麗2的漏極之間；第四MOS 管MN3的源極連接第五MOS管MN4的柵極、第五MOS管MN4的漏極、第六MOS管MN5的柵極；第五MOS管MN4、第六MOS管麗5的源極接地，第六MOS管麗5的漏極連接第三MOS管麗2 的源極。綜上所述，本發(fā)明提出的輸出級快速響應(yīng)電路及其響應(yīng)方法，可解決模擬集成電路中輸出級信號的下降沿時間過長的問題，通過預(yù)置一定量的電流，當(dāng)輸出級晶體管需要打開時，預(yù)置的電流快速流入晶體管，從而加快晶體管的打開時間，減小輸出信號的下降沿時間。同時還可以解決模擬集成電路中輸出級信號的上升沿時間過長的問題，當(dāng)輸出級晶體管需要從開啟狀態(tài)變?yōu)殛P(guān)閉狀態(tài)時，快速抽取輸出級晶體管的基極多余載流子，加速狀態(tài)轉(zhuǎn)換，減小輸出信號的上升沿時間。本發(fā)明在傳統(tǒng)電路結(jié)構(gòu)的基礎(chǔ)上僅僅增加三個晶體管，并與標(biāo)準(zhǔn)制造工藝兼容，用一種低成本但高效的方法解決了模擬集成電路中輸出級信號的上升沿和下降沿時間過長的問題。 這里本發(fā)明的描述和應(yīng)用是說明性的，并非想將本發(fā)明的范圍限制在上述實(shí)施例中。這里所披露的實(shí)施例的變形和改變是可能的，對于那些本領(lǐng)域的普通技術(shù)人員來說實(shí)施例的替換和等效的各種部件是公知的。本領(lǐng)域技術(shù)人員應(yīng)該清楚的是，在不脫離本發(fā)明的精神或本質(zhì)特征的情況下，本發(fā)明可以以其它形式、結(jié)構(gòu)、布置、比例，以及用其它組件、 材料和部件來實(shí)現(xiàn)。在不脫離本發(fā)明范圍和精神的情況下，可以對這里所披露的實(shí)施例進(jìn)行其它變形和改變。
權(quán)利要求
1.一種輸出級快速響應(yīng)電路，其特征在于，所述電路包括 輸入級，用以接收輸入信號； 輸出級，包括第二晶體管麗I，用以輸出輸出信號； 驅(qū)動級，與所述輸入級連接，用以增加輸出級負(fù)載能力 加速級，與所述驅(qū)動級連接，用以減小輸出級輸出信號的上升沿時間、下降沿時間；所述加速級預(yù)置設(shè)定量的電流，當(dāng)輸出級的第二晶體管麗I需要打開時，預(yù)置的電流快速流入第二晶體管麗1，從而加快第二晶體管麗I的打開時間，減小輸出信號的下降沿時間；當(dāng)輸出級的第二晶體管MNl需要從開啟狀態(tài)變?yōu)殛P(guān)閉狀態(tài)時，所述加速級快速抽取輸出級的第二晶體管MNl的基極多余載流子，加速狀態(tài)轉(zhuǎn)換，減小輸出信號的上升沿時間。
2.根據(jù)權(quán)利要求I所述的輸出級快速響應(yīng)電路，其特征在于 所述輸入級包括第一晶體管MPl ;晶體管MPl的第一極連接輸入信號端，第二極連接驅(qū)動級，第三極連接電源電壓VCC ； 所述驅(qū)動級包括第三晶體管麗2、第一電阻R1、第二電阻R2、第三電阻R3 ;第三晶體管MN2的第一極連接第一晶體管MPl的第二極，第三晶體管MN2的第二極通過第三電阻R3連接電源電壓VCC，第三晶體管麗2的第三極連接第二電阻R2以及加速級；所述晶體管MPl的第二極連接第一電阻Rl的第一端，第一電阻Rl的第二端連接第二電阻R2的第一端，第二電阻R2的第二端接地； 所述加速級包括第四晶體管麗3、第五晶體管MN4、第六晶體管麗5 ； 所述第四晶體管MN3的第一極、第二極連接第三電阻R3與第三晶體管MN2的第二極之間；第四晶體管麗3的第三極連接第五晶體管MN4的第一極、第五晶體管MN4的第二極、第六晶體管麗5的第一極；第五晶體管MN4、第六晶體管麗5的第三極接地,第六晶體管麗5的第二極連接第三晶體管MN2的第三極； 所述輸出級的第二晶體管MNl的第一極連接第一電阻Rl的第二端，第二晶體管MNl的第二極連接信號輸出端、第四電阻Rload的第二端，第四電阻Rload的第一端連接電源電壓VCC，第二晶體管MNl的第三極接地； 所述第一極為三極管的基極或MOS管的柵極，第二極為三極管的集電極或MOS管的漏極，第三極為三極管的發(fā)射極或MOS管的源極。
3.—種權(quán)利要求I或2所述的輸出級快速響應(yīng)電路的快速響應(yīng)方法，其特征在于，所述方法包括如下步驟 步驟SI :加速級預(yù)置設(shè)定量的電流，當(dāng)輸出級的第二晶體管MNl需要打開時，預(yù)置的電流快速流入第二晶體管MN1，從而加快第二晶體管MNl的打開時間，減小輸出信號的下降沿時間； 步驟S2 :當(dāng)輸出級的第二晶體管MNl需要從開啟狀態(tài)變?yōu)殛P(guān)閉狀態(tài)時，所述加速級快速抽取輸出級的第二晶體管麗I的基極多余載流子，加速狀態(tài)轉(zhuǎn)換，減小輸出信號的上升沿時間。
全文摘要
本發(fā)明揭示了一種輸出級快速響應(yīng)電路，所述電路包括輸入級、輸出級、驅(qū)動級、加速級；加速級，與所述驅(qū)動級連接，用以減小輸出級輸出信號的上升沿時間、下降沿時間；所述加速級預(yù)置設(shè)定量的電流，當(dāng)輸出級的第二晶體管MN1需要打開時，預(yù)置的電流快速流入第二晶體管MN1，從而加快第二晶體管MN1的打開時間，減小輸出信號的下降沿時間；當(dāng)輸出級的第二晶體管MN1需要從開啟狀態(tài)變?yōu)殛P(guān)閉狀態(tài)時，所述加速級快速抽取輸出級的第二晶體管MN1的基極多余載流子，加速狀態(tài)轉(zhuǎn)換，減小輸出信號的上升沿時間。本發(fā)明提出的輸出級快速響應(yīng)電路及其響應(yīng)方法，可解決模擬集成電路中輸出級信號的上升沿時間和下降沿時間過長的問題。
文檔編號H03K19/01GK102710246SQ201210219870
公開日2012年10月3日 申請日期2012年6月28日 優(yōu)先權(quán)日2012年6月28日
發(fā)明者宋紅剛, 徐威群 申請人:賽卓電子科技(上海)有限公司