專利名稱：數(shù)字延遲裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及高速電路系統(tǒng)中的延遲鎖相環(huán)電路，具體而言，涉及ー種數(shù)字延遲裝
置。
背景技術(shù)：
延遲鎖相環(huán)已被廣泛采用在高速系統(tǒng)中實現(xiàn)時鐘去歪斜和時鐘產(chǎn)生。延遲鎖相環(huán)可以大致分為兩種模擬延遲鎖相環(huán)和數(shù)字延遲鎖相環(huán)。雖然模擬延遲鎖相環(huán)擁有更好的時鐘延遲準(zhǔn)確度和更強的抗抖動能力，但是它們對半導(dǎo)體エ藝變化十分敏感，在不同エ藝下的移植更為困難。然而數(shù)字延遲鎖相環(huán)則十分適合在不同エ藝下進(jìn)行移植。所以即使半導(dǎo)體エ藝在不斷的進(jìn)步和更新，數(shù)字延遲鎖相環(huán)也能夠在較短時間內(nèi)用更少的人力完成電路的エ藝移植。隨著半導(dǎo)體エ藝尺寸的不斷縮小，不僅可以使數(shù)字延遲鎖相環(huán)運行在較低的電源電壓，而且提供了更加精細(xì)的延遲間隔。低電壓工作可以降低功耗，更好的延遲精度可以提高數(shù)字延遲鎖相環(huán)的抗抖動性能。此外，數(shù)字延遲鎖相環(huán)具有快速鎖定的優(yōu)點。數(shù)字延遲鏈?zhǔn)菙?shù)字延遲鎖相環(huán)中的重要組成部分，用來對輸入時鐘進(jìn)行延遲。圖I示出延遲鎖相環(huán)的工作原理示意圖，其主要工作原理如下1)輸入時鐘經(jīng)過數(shù)字延遲鏈的延遲以后得到的輸出時鐘；2)輸出和輸入時鐘在鑒相器中判別相位關(guān)系；3)控制單元根據(jù)相位判斷結(jié)果調(diào)整數(shù)字延遲鏈的有效延遲時間，調(diào)整方式為通過改變控制碼增加或減少數(shù)字延遲鏈中打開的延遲單元數(shù)目；4)重復(fù)步驟2)和3)直至最終達(dá)到輸出時鐘和輸入時鐘相位延遲為360度，相當(dāng)于輸出時鐘被推遲了ー個周期的延遲，此刻達(dá)到鎖定狀態(tài)，如圖2所示,輸出時鐘較輸入時鐘相位延遲360度。數(shù)字延遲鏈的有效延遲時間(打開的延遲單元數(shù)目)受控制碼控制，具有以下幾個特征參數(shù)。I)固定延遲數(shù)字延遲鏈的最小延遲，即延遲鏈中延遲單元全部不打開時，輸出時鐘相對輸入時鐘的延遲時間，決定了延遲鏈的最高工作頻率。2)最大延遲時間延遲鏈中延遲單元全部打開時，輸出時鐘相對輸入時鐘的延遲時間，決定了延遲鏈的最低工作頻率。3)鎖定時間輸出時鐘和輸入時鐘達(dá)到鎖定狀態(tài)，所花費的時鐘周期。4)相位分辨率控制碼每變化一位，即多打開ー個延遲單元后，輸出時鐘的延遲時間増加量(此值越小，分辨率越高)。在現(xiàn)有的數(shù)字延遲鎖相環(huán)中，數(shù)字延遲鏈采用單端延遲鏈，在延遲鎖相環(huán)需要具有較大的最大延遲時間時，單端延遲鏈需要較大的數(shù)目延遲單元，較大的數(shù)目延遲單元會増加時鐘的抖動噪音。針對相關(guān)技術(shù)中在數(shù)字延遲鎖相環(huán)需要具有較大的最大延遲時間時，需要延遲鏈的延遲單元具有較大的數(shù)目而造成的時鐘的抖動噪音較大的問題，目前尚未提出有效的解決方案。

發(fā)明內(nèi)容
本發(fā)明提供了ー種數(shù)字延遲裝置，以解決相關(guān)技術(shù)中在數(shù)字延遲鎖相環(huán)需要具有較大的最大延遲時間時，需要延遲鏈的延遲單元具有較大的數(shù)目而造成的時鐘的抖動噪音較大的問題。根據(jù)本發(fā)明的ー個方面，提供了ー種數(shù)字延遲裝置，該裝置包括延遲部件，該延遲部件包括第一延遲電路和第二延遲電路，其中，第一延遲電路和第二延遲電路用于分別處理互為差分信號的數(shù)字信號；第一控制邏輯電路，用于控制第一延遲電路和第二延遲電路分別輸出第一時鐘信號和第二時鐘信號；輸出時鐘選擇電路，用于根據(jù)第一時鐘信號和/或第二時鐘信號輸出第三時鐘信號。優(yōu)選的，第一延遲電路的輸入信號與第二延遲電路的輸入信號互為差分信號，第一延遲電路的輸出信號與第二延遲電路的輸出信號互為差分信號，第一延遲電路和第二延遲電路均由延遲單元級聯(lián)構(gòu)成。優(yōu)選的，延遲單元包括用于控制延遲時間的第一 N級非邏輯門和第二 N級非邏輯門，N為整數(shù)，其中，延遲單元包括第一工作狀態(tài)，第一輸入信號經(jīng)過第一 N級非邏輯門輸 出第一輸出信號，第二輸入信號經(jīng)過第二 N級非邏輯門輸出第二輸出信號；第二工作狀態(tài)，第一輸入信號經(jīng)過第二 N級非邏輯門輸出第一輸出信號。優(yōu)選的，第一 N級非邏輯門包括第一與非門，第一與非門的第一輸入端與常電平連接，第一與非門的第二輸入端輸入第一控制電平信號；第二與非門，第二與非門的第一輸入端輸入第二控制電平信號，第二與非門的第二輸入端輸入第三輸入信號，其中，第二控制電平信號與第一控制電平信號互為反信號；第三與非門，第三與非門的第一輸入端與第一與非門的輸出端連接，第三與非門的第二輸入端與第二與非門的輸出端連接，第三與非門的輸出端為本級延遲單元的輸出端；第二 N級非邏輯門包括第四與非門，第四與非門的第ー輸入端輸入第三輸入信號，第四與非門的第二輸入端輸入第一控制電平信號；第五與非門，第五與非門的第一輸入端輸入第二控制電平信號，第五與非門的第二輸入端輸入后級延遲單元返回的信號；第六與非門，第六與非門的第一輸入端與第四與非門的輸出端連接，第六與非門的第二輸入端與第五與非門的輸出端連接，第六與非門的輸出端為本級延遲單元的輸出端。優(yōu)選的，該裝置還包括耦合單元，用于將第一延遲電路中的時鐘信號和第二延遲電路中的時鐘信號耦合為互為差分信號的信號。優(yōu)選的，耦合單元為通過第一反向器和第二反向器反向并聯(lián)搭建的耦合單元。優(yōu)選的，輸出時鐘選擇電路根據(jù)輸出的第一時鐘信號和/或輸出的第二時鐘信號選擇相應(yīng)的邏輯門輸出第三時鐘信號。優(yōu)選的，相應(yīng)的邏輯門包括ー級與非門或ニ級與非門或三級與非門。優(yōu)選的，相應(yīng)的邏輯門的輸入端為第一時鐘信號或第二時鐘信號。優(yōu)選的，該還包括第二控制邏輯電路，用于控制輸出時鐘選擇電路根據(jù)第一時鐘信號和第二時鐘信號輸出第三時鐘信號。在本發(fā)明中，采用階梯結(jié)構(gòu)延遲單元構(gòu)建包括第一延遲電路和第二延遲電路的互為差分信號的延遲鏈，其中，第一延遲電路產(chǎn)生的輸出信號可以用來覆蓋ー個時鐘周期(360度)的前半個周期(180度)相位，因為第二延遲電路產(chǎn)生的輸出信號是第一延遲電路產(chǎn)生的輸出信號的反向信號，與第一延遲電路產(chǎn)生的輸出信號相位差為180度，所以用第ニ延遲電路產(chǎn)生的輸出信號可以覆蓋后180度相位，相比于現(xiàn)有的只用一條單鏈延遲鏈覆蓋ー個時鐘周期，本發(fā)明所記載結(jié)構(gòu)的延遲鏈可以實現(xiàn)減少一半的延遲單元數(shù)量來覆蓋現(xiàn)有技術(shù)中相同大小的一個時鐘周期，減小了時鐘的抖動噪音。


此處所說明的附圖用來提供對本發(fā)明的進(jìn)ー步理解，構(gòu)成本申請的一部分，本發(fā)明的示意性實施例及其說明用于解釋 本發(fā)明，并不構(gòu)成對本發(fā)明的不當(dāng)限定。在附圖中圖I是根據(jù)相關(guān)技術(shù)的延遲鎖相環(huán)的工作原理示意圖；圖2是根據(jù)相關(guān)技術(shù)的延遲鎖相環(huán)達(dá)到鎖定狀態(tài)時的相位圖；圖3是根據(jù)本發(fā)明實施例的數(shù)字延遲裝置的一種優(yōu)選的結(jié)構(gòu)示意圖；圖4是根據(jù)本發(fā)明實施例的數(shù)字延遲裝置的延遲單元的一種優(yōu)選的結(jié)構(gòu)示意圖；圖5是根據(jù)本發(fā)明實施例的數(shù)字延遲裝置的與非門搭建的差分延遲單元示意圖；圖6是根據(jù)本發(fā)明實施例的數(shù)字延遲裝置的與非門搭建的差分延遲單元的第一工作狀態(tài)的電路示意圖；圖7是根據(jù)本發(fā)明實施例的數(shù)字延遲裝置的與非門搭建的差分延遲單元的第二工作狀態(tài)的電路示意圖；圖8是根據(jù)本發(fā)明實施例的數(shù)字延遲裝置的輸出時鐘選擇電路的一種優(yōu)選的示意圖；圖9是根據(jù)本發(fā)明實施例的數(shù)字延遲裝置的輸出時鐘選擇電路的相位關(guān)系圖；圖10是根據(jù)本發(fā)明實施例的數(shù)字延遲裝置的另ー種優(yōu)選的結(jié)構(gòu)示意圖；圖11是根據(jù)本發(fā)明實施例的數(shù)字延遲裝置的耦合單元工作的原理示意圖；圖12是通過反向器反向并聯(lián)搭建耦合單元的一種優(yōu)選的結(jié)構(gòu)示意圖；圖13是根據(jù)本發(fā)明實施例的數(shù)字延遲裝置的輸出時鐘選擇電路的原理圖；圖14是根據(jù)本發(fā)明實施例的數(shù)字延遲裝置的又一種優(yōu)選的結(jié)構(gòu)示意圖；圖15是根據(jù)本發(fā)明實施例的數(shù)字延遲裝置處于ー種工作狀態(tài)的電路示意圖；以及圖16是根據(jù)本發(fā)明實施例的數(shù)字延遲裝置處于另ー種工作狀態(tài)的電路示意圖。
具體實施例方式下文中將參考附圖并結(jié)合實施例來詳細(xì)說明本發(fā)明。需要說明的是，在不沖突的情況下，本申請中的實施例及實施例中的特征可以相互組合。實施例I本發(fā)明提供了ー種數(shù)字延遲裝置，具體地，如圖3所示，該裝置包括延遲部件302，延遲部件302包括第一延遲電路3022和第二延遲電路3024，其中，第一延遲電路3022和第二延遲電路3024用于分別處理互為差分信號的數(shù)字信號，第一延遲電路3022的輸入信號與第二延遲電路3024的輸入信號互為差分信號，第一延遲電路3022的輸出信號與第ニ延遲電路3024的輸出信號互為差分信號，第一延遲電路3022和第二延遲電路3024均由延遲單元級聯(lián)構(gòu)成；第一控制邏輯電路304，用于控制第一延遲電路3022和第二延遲電路3024分別輸出第一時鐘信號和第二時鐘信號；輸出時鐘選擇電路306,用于根據(jù)第一時鐘信號和/或第二時鐘信號輸出第三時鐘信號。
在上述優(yōu)選的實施方式中，采用階梯結(jié)構(gòu)延遲單元構(gòu)建包括第一延遲電路和第二延遲電路的互為差分信號的延遲鏈，其中，第一延遲電路產(chǎn)生的輸出信號可以用來覆蓋ー個時鐘周期(360度)的前半個周期(180度)相位，因為第二延遲電路產(chǎn)生的輸出信號是第一延遲電路產(chǎn)生的輸出信號的反向信號，與第一延遲電路產(chǎn)生的輸出信號相位差為180度，所以用第二延遲電路產(chǎn)生的輸出信號可以覆蓋后180度相位，相比于現(xiàn)有的只用一條單鏈延遲鏈覆蓋ー個時鐘周期，本發(fā)明所記載結(jié)構(gòu)的延遲鏈可以實現(xiàn)減少一半的延遲單元數(shù)量來覆蓋現(xiàn)有技術(shù)中相同大小的一個時鐘周期，減小了時鐘的抖動噪音。優(yōu)選的，如圖4所示，上述延遲單元包括用于控制延遲時間的第一 N級非邏輯門和第二 N級非邏輯門，N為整數(shù)，其中，延遲單元包括第一工作狀態(tài)，第一輸入信號經(jīng)過第一 N級非邏輯門輸出第一輸出信號,第二輸入信號經(jīng)過第二 N級非邏輯門輸出第二輸出信 號；第二工作狀態(tài)，第一輸入信號經(jīng)過第二 N級非邏輯門輸出第一輸出信號。具體來說，當(dāng)延遲單元處于第一工作狀態(tài)時，輸入信號Si經(jīng)過第一N級非門邏輯后輸出到信號s3，其中，第一 N級非門邏輯的延遲時間為Td ;輸入信號s4經(jīng)過第二 N級非門邏輯后輸出到信號s2，其中，第二 N級非門邏輯的延遲時間為Td，所以處于第一工作狀態(tài)下的延遲單元在延遲鏈中帶來的總延遲時間為2個N級非門邏輯的時間，也就是2*Td。當(dāng)延遲單元處于第二工作狀態(tài)時，輸入時鐘Si經(jīng)過第二 N級非門邏輯的延遲Td后輸出到信號s2，也就是說時鐘信號在此單元折返，不再向下一級延遲単元傳播。此狀態(tài)下的單元為了保證正鏈和反鏈耦合信號的差分性，需要將輸出s3置為常值(第一延遲電路置為高，第二延遲電路置為低，或反之)。處于回路狀態(tài)的所有延遲單元里只有第一個會有時鐘信號流過，所以所有處于回路狀態(tài)的延遲單元在差分鏈中帶來的總延遲時間為Td。具體來說，第一 N級非邏輯門包括第一與非門，第一與非門的第一輸入端與常電平連接，第一與非門的第二輸入端輸入第一控制電平信號；第二與非門，第二與非門的第一輸入端輸入第二控制電平信號，第二與非門的第二輸入端輸入第三輸入信號，其中，第二控制電平信號與第一控制電平信號互為反信號；第三與非門，第三與非門的第一輸入端與第一與非門的輸出端連接，第三與非門的第二輸入端與第二與非門的輸出端連接，第三與非門的輸出端為本級延遲單元的輸出端；第二 N級非邏輯門包括第四與非門，第四與非門的第一輸入端輸入第三輸入信號，第四與非門的第二輸入端輸入第一控制電平信號；第五與非門，第五與非門的第一輸入端輸入第二控制電平信號，第五與非門的第二輸入端輸入后級延遲単元返回的信號；第六與非門，第六與非門的第一輸入端與第四與非門的輸出端連接，第六與非門的第二輸入端與第五與非門的輸出端連接，第六與非門的輸出端為本級延遲單元的輸出端。具體地，圖5是ー個與非門搭建的差分延遲單元示意圖，它包括6個與非門，ini是上ー個延遲單元的輸出，in2是下ー個延遲單元的返回輸出，out I是本單元的返回輸出，out2是本單元的輸出，常電平CONST在正鏈為低電平、在反鏈為高電平或反之。該延遲單元包括第一工作狀態(tài)和第二工作狀態(tài)(I)當(dāng)EN=I (ENB=O)時處于第一工作狀態(tài)，如圖6所示，本單元輸出out2是ini經(jīng)過與非門b和c后的輸出，本單元的輸出outl是in2經(jīng)過與非門f和d的輸出，所以直通單元帶來的延遲是2個兩級與非門，(2)當(dāng)EN=O(ENB=I)吋，處于第二工作狀態(tài)，如圖7所示，本單元輸出out2保持低電平(第一延遲電路)或高電平(第二延遲電路)，本單元的返回輸出outl為ini經(jīng)過與非門e和d的輸出，所以回路單元帶來延遲為I個兩級與非門。
此外，本發(fā)明還増加了耦合單元，用于將第一延遲電路中的時鐘信號和第二延遲電路中的時鐘信號耦合為互為差分信號的信號，優(yōu)選的，耦合單元為通過第一反向器和第ニ反向器反向并聯(lián)搭建的耦合單元。本發(fā)明還對上述的輸出時鐘選擇電路提供了一種優(yōu)選的實施方式，具體地，輸出時鐘選擇電路根據(jù)輸出的第一時鐘信號和/或輸出的第二時鐘信號選擇相應(yīng)的邏輯門輸出第三時鐘信號。優(yōu)選的，通過第二控制邏輯電路控制輸出時鐘選擇電路根據(jù)第一時鐘信號和/或第二時鐘信號輸出第三時鐘信號，優(yōu)選的，上述相應(yīng)的邏輯門的輸入端為上述第ー時鐘信號或上述第二時鐘信號。優(yōu)選的，上述選擇的相應(yīng)的邏輯門包括但不限于ー級與非門或ニ級與非門或三級與非門。具體來說，圖8不出了輸出時鐘選擇電路的一種優(yōu)選的方案,在圖8中，輸出信號I (第一時鐘信號)和/或2 (第二時鐘信號)再經(jīng)過與非門(a, b, C，d, e,)產(chǎn)生信號3,4,5。它們的相位關(guān)系如圖9所示。信號3是信號2的反向再加上ー級與非門的延遲，也就是信號I經(jīng)過ー級與非門的延遲；信號4是信號經(jīng)過兩級與非門的延遲；信號5是信號2的反向再加上三級與非門的延遲，也就是信號I經(jīng)過三級與非門的延遲。信號1，3，4，5再經(jīng)過ー個四路選擇器，根據(jù)ΕΝ〈0，1>的變化依次選擇I，3，4，5輸出，就可以達(dá)到輸出時鐘相位毎次變化ー級與非門延遲的效果，這種方式的相位分辨率是ー級與非門。當(dāng)選擇信號I時，延遲最小。實施例2圖10示出本發(fā)明的數(shù)字延遲裝置的一種優(yōu)選的結(jié)構(gòu)示意圖，延遲鏈的組成部分包括差分鏈、控制邏輯電路、耦合單元以及輸出時鐘選擇電路，其中，差分鏈包括兩條鏈，分別稱為正鏈(第一延遲電路)和反鏈(第二延遲電路)，由階梯結(jié)構(gòu)的差分延遲單元級聯(lián)構(gòu)成。輸入時鐘為ー對差分時鐘信號，輸出時鐘是經(jīng)過差分鏈延遲単元和選擇電路延遲的時鐘信號。各組成部分工作原理如下延遲單元由用于延遲時間的N級非邏輯門搭建，包括兩種工作狀態(tài)第一工作狀態(tài)和第二工作狀態(tài)，其工作原理在實施例I中已經(jīng)描述，此處不再贅述。耦合單元，用于將正鏈(第一延遲電路)和反鏈(第二延遲電路)的時鐘信號耦合起來，保證兩條鏈信號的差分性。如果沒有耦合單元，輸入的ー對差分時鐘分別在正反鏈傳輸，由于PVT (エ藝，電壓和溫度)的變化，會導(dǎo)致兩條鏈的傳輸過程產(chǎn)生誤差，兩條鏈的輸出信號將不再保持良好的差分性。并且兩條鏈耦合在一起，也會使傳輸?shù)臅r鐘保持較好的占空比。圖11為耦合単元工作的原理示意圖，其工作原理就是正信號經(jīng)過若干邏輯門反向輸出到反信號；反信號經(jīng)過若干邏輯門反向輸出到正信號。圖12示出了一種通過反向器反向并聯(lián)搭建耦合單元的方案。輸出時鐘選擇電路輸出時鐘選擇電路利用正反鏈輸出的差分時鐘(Sout和Soutb)進(jìn)行精細(xì)延遲調(diào)節(jié)。姆當(dāng)ー個處于回路狀態(tài)的延遲單元變成直通延遲單元時，延遲鏈的總延遲時間(輸入時鐘到Sout)就會增加2*N個非邏輯門，也就是2*Td時間。當(dāng)有了反相輸出時鐘(Soutb)之后，我們就可以用它產(chǎn)生更細(xì)的延遲時間調(diào)節(jié)。具體實現(xiàn)原理見圖13。Soutb經(jīng)過ー級非門邏輯，也就是Td/N (即2*Td/2*N)的延遲，可以得到比Sout晚Td/N時間的延遲；Sout經(jīng)過兩個ー級非門邏輯，可以得到比Sout晚2*Td/N時間的延遲；依次類推，可以到延遲間隔Td/N的2*N個信號，相位分辨率為ー級非門邏輯延遲。、
此外，因為Soutb和Sout是差分信號，也就是說Soutb與Sout相位差為180度(半個時鐘周期)，所以可以用Sout的延遲信號來覆蓋前半個周期，用Soutb的延遲信號來覆蓋后半個周期。電路中只需要通過交換輸入的Sout和Soutb信號，就可以達(dá)到用半個時鐘周期長度的延遲鏈就覆蓋ー個周期延遲時間的目的，也就是相比于單端延遲鏈減少了一半的延遲單元數(shù)目。例如，假設(shè)延遲鏈只有一條正鏈，為了覆蓋ー個時鐘周期延遲需要打開10個延遲単元，那么當(dāng)延遲鏈増加一條反鏈后，反鏈只需打開5個延遲単元就可以輸出與輸入信號相差360度的信號。這樣時鐘信號只需要經(jīng)過5個延遲単元就可以與輸入時鐘完成360度相位鎖定。具體來說，如圖14所示，階梯結(jié)構(gòu)的差分延遲鏈包含上下兩條單鏈，分別稱為正鏈(第一延遲電路)和反鏈(第二延遲電路)，由階梯結(jié)構(gòu)差分延遲單元(LDU)級聯(lián)構(gòu)成。正鏈(第一延遲電路)和反鏈(第二延遲電路)用作粗調(diào)(低分辨率)，與非門a，b, c, d, e和四路選擇器f用作細(xì)調(diào)(高分辨率)，具體原理如下粗調(diào)Clk_in和信號I分別是正鏈的輸入和輸出時鐘，Clkbjn和信號2分別是反 鏈的輸入和輸出時鐘(Clk_in和Clkb_in互為差分信號，同樣輸出信號I和2也互為差分信號)。為了保證差分性，正鏈中LDU的CONST信號為0，反鏈中LDU的CONST信號為I。兩條鏈通過W耦合在一起，W是ー對反向器，用來保證兩條鏈的信號在整個路徑上能夠保持良好的差分性。我們假設(shè)當(dāng)EN2，3，4...全部為O時，此時差分鏈的時鐘信號路徑如圖15所示(此圖中耦合單元省略不畫出)，信號I和2相對于輸入時鐘的延遲為2級與非門(也是此差分鏈的固定延遲)；當(dāng)EN2變?yōu)镮后，差分鏈的時鐘信號路徑如圖16所示(此圖中耦合單元省略不畫出)，信號I和2相對于輸入時鐘的延遲為6級與非門，増加了 4級與非門；依次類推，當(dāng)EN3也變?yōu)镮后，延遲同樣增加4級與非門。當(dāng)EN每增加ー個控制碼為I時，延遲都増加4級與非門，所以差分鏈的粗調(diào)分辨率為4級與非門延遲。細(xì)調(diào)輸出信號1(第一時鐘信號)和2(第二時鐘信號)再經(jīng)過與非門(a, b, c, d, e,)產(chǎn)生信號3，4，5。信號3是信號2的反向再加上ー級與非門的延遲，也就是信號I經(jīng)過ー級與非門的延遲；信號4是信號經(jīng)過兩級與非門的延遲；信號5是信號2的反向再加上三級與非門的延遲，也就是信號I經(jīng)過三級與非門的延遲。信號1，3，4，5再經(jīng)過ー個四路選擇器，根據(jù)ΕΝ〈0，1>的變化依次選擇I，3，4，5輸出，就可以達(dá)到輸出時鐘相位每次變化一級與非門延遲的效果。需要說明的是，上述N級非邏輯門以與非門作為示例進(jìn)行說明，并不對本發(fā)明構(gòu)成不當(dāng)?shù)南薅?，在本發(fā)明中還可以使用其他N級非邏輯門，如或非門等。從以上的描述中，可以看出，本發(fā)明實現(xiàn)了如下技術(shù)效果(I)減少輸出時鐘經(jīng)過的延遲單元數(shù)量，降低輸出時鐘抖動。相比于單端延遲鏈，差分延遲鏈只需要一半數(shù)量的延遲單元就可以完成360度相位延遲的覆蓋，因此可以最多減少一半的延遲單元數(shù)量。(2)利用階梯結(jié)構(gòu)延遲鏈的較小固定延遲，實現(xiàn)在高頻率工作的目的。整個差分延遲鏈的最小固定延遲僅為兩個與非門加上一級四路選擇器的延遲，所以適合高頻范圍使用。(3)縮短鎖定時間。有效延遲単元數(shù)目的減少可以直接減少對延遲單元個數(shù)的搜索時間(如用逐次逼近寄存器控制算法或計數(shù)器算法進(jìn)行搜索)，從而減少鎖定時間。
(4)提高了相位分辨率。差分延遲鏈的相位分辨率為ー級與非門，而單端結(jié)構(gòu)為兩級與非門，分辨率提高了兩倍。顯然，本領(lǐng)域的技術(shù)人員應(yīng)該明白，上述的本發(fā)明的各模塊或各步驟可以用通用的計算裝置來實現(xiàn)，它們可以集中在單個的計算裝置上，或者分布在多個計算裝置所組成的網(wǎng)絡(luò)上，可選地，它們可以用計算裝置可執(zhí)行的程序代碼來實現(xiàn)，從而，可以將它們存儲在存儲裝置中由計算裝置來執(zhí)行，并且在某些情況下，可以以不同于此處的順序執(zhí)行所示出或描述的步驟，或者將它們分別制作成各個集成電路模塊，或者將它們中的多個模塊或步驟制作成單個集成電路模塊來實現(xiàn)。這樣，本發(fā)明不限制于任何特定的硬件和軟件結(jié)合。以上所述僅為本發(fā)明的優(yōu)選實施例而已，并不用于限制本發(fā)明，對于本領(lǐng)域的技 術(shù)人員來說，本發(fā)明可以有各種更改和變化。凡在本發(fā)明的精神和原則之內(nèi)，所作的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1.ー種數(shù)字延遲裝置，其特征在于，包括 延遲部件，所述延遲部件包括第一延遲電路和第二延遲電路，其中，所述第一延遲電路和所述第二延遲電路用于分別處理互為差分信號的數(shù)字信號； 第一控制邏輯電路，用于控制所述第一延遲電路和所述第二延遲電路分別輸出第一時鐘信號和第二時鐘信號； 輸出時鐘選擇電路，用于根據(jù)所述第一時鐘信號和/或所述第二時鐘信號輸出第三時鐘信號。
2.根據(jù)權(quán)利要求I所述的裝置，其特征在于，所述第一延遲電路的輸入信號與第二延遲電路的輸入信號互為差分信號，所述第一延遲電路的輸出信號與第二延遲電路的輸出信號互為差分信號，所述第一延遲電路和所述第二延遲電路均由延遲單元級聯(lián)構(gòu)成。
3.根據(jù)權(quán)利要求2所述的裝置，其特征在于，所述延遲単元包括用于控制延遲時間的第一 N級非邏輯門和第二 N級非邏輯門，N為整數(shù)，其中，所述延遲単元包括 第一工作狀態(tài)，第一輸入信號經(jīng)過所述第一 N級非邏輯門輸出第一輸出信號，第二輸入信號經(jīng)過所述第二N級非邏輯門輸出第二輸出信號； 第二工作狀態(tài)，所述第一輸入信號經(jīng)過所述第二 N級非邏輯門輸出所述第一輸出信號。
4.根據(jù)權(quán)利要求3所述的裝置，其特征在干， 所述第一N級非邏輯門包括 第一與非門，所述第一與非門的第一輸入端與常電平連接，所述第一與非門的第二輸入端輸入第一控制電平信號； 第二與非門，所述第二與非門的第一輸入端輸入第二控制電平信號，所述第二與非門的第二輸入端輸入第三輸入信號，其中，所述第二控制電平信號與所述第一控制電平信號互為反信號； 第三與非門，所述第三與非門的第一輸入端與所述第一與非門的輸出端連接，所述第三與非門的第二輸入端與所述第二與非門的輸出端連接，所述第三與非門的輸出端為本級延遲單元的輸出端； 所述第二N級非邏輯門包括 第四與非門，所述第四與非門的第一輸入端輸入所述第三輸入信號，所述第四與非門的第二輸入端輸入所述第一控制電平信號； 第五與非門，所述第五與非門的第一輸入端輸入所述第二控制電平信號，所述第五與非門的第二輸入端輸入后級延遲単元返回的信號； 第六與非門，所述第六與非門的第一輸入端與所述第四與非門的輸出端連接，所述第六與非門的第二輸入端與所述第五與非門的輸出端連接，所述第六與非門的輸出端為本級延遲單元的輸出端。
5.根據(jù)權(quán)利要求I或2所述的裝置，其特征在于，還包括 耦合單元，用于將所述第一延遲電路中的時鐘信號和所述第二延遲電路中的時鐘信號耦合為互為差分信號的信號。
6.根據(jù)權(quán)利要求5所述的裝置，其特征在干，所述耦合単元為通過第一反向器和第二反向器反向并聯(lián)搭建的耦合單元。
7.根據(jù)權(quán)利要求I所述的裝置，其特征在于，所述輸出時鐘選擇電路根據(jù)所述輸出的第一時鐘信號和/或所述輸出的第二時鐘信號選擇相應(yīng)的邏輯門輸出所述第三時鐘信號。
8.根據(jù)權(quán)利要求7所述的裝置，其特征在于，所述相應(yīng)的邏輯門包括一級與非門或ニ級與非門或三級與非門。
9.根據(jù)權(quán)利要求8所述的裝置，其特征在于，所述相應(yīng)的邏輯門的輸入端為所述第一時鐘信號或所述第二時鐘信號。
10.根據(jù)權(quán)利要求I所述的裝置，其特征在于，還包括 第二控制邏輯電路，用于控制所述輸出時鐘選擇電路根據(jù)所述第一時鐘信號和/或所述第二時鐘信號輸出所述第三時鐘信號。
全文摘要
本發(fā)明公開了一種數(shù)字延遲裝置，該裝置包括延遲部件，延遲部件包括第一延遲電路和第二延遲電路，其中，第一延遲電路和第二延遲電路用于分別處理互為差分信號的數(shù)字信號；第一控制邏輯電路，用于控制第一延遲電路和第二延遲電路分別輸出第一時鐘信號和第二時鐘信號；輸出時鐘選擇電路，用于根據(jù)第一時鐘信號和/或第二時鐘信號輸出第三時鐘信號。本發(fā)明解決了相關(guān)技術(shù)中在數(shù)字延遲鎖相環(huán)需要具有較大的最大延遲時間時，需要延遲鏈的延遲單元具有較大的數(shù)目而造成的時鐘的抖動噪音較大的問題，達(dá)到減小時鐘的抖動噪音的效果。
文檔編號H03L7/08GK102664623SQ20121014370
公開日2012年9月12日 申請日期2012年5月9日 優(yōu)先權(quán)日2012年5月9日
發(fā)明者李 昊, 鐘石強, 陳帥 申請人:龍芯中科技術(shù)有限公司