專利名稱：短碼長多進(jìn)制賦權(quán)重復(fù)累加碼的編碼器裝置及方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種編碼器裝置。特別是涉及ー種低編碼復(fù)雜度和存儲單元需求的短碼長多進(jìn)制賦權(quán)重復(fù)累加碼的編碼器裝置及方法。
背景技術(shù)：
在現(xiàn)代數(shù)字信號傳輸與 存儲系統(tǒng)中，由于傳輸信道噪聲或存儲媒介的物理損傷等，常會造成數(shù)字信號的傳輸或存儲的錯誤，因此，為保證數(shù)字信號傳輸或存儲的可靠性，差錯控制編碼技術(shù)已成為ー項標(biāo)準(zhǔn)技木。低密度奇偶校驗(Low-Density Parity-Check, LDPC)碼是ー種性能優(yōu)越的差錯控制編碼技術(shù)，最早由Gallager于1962年提出，但是由于計算機(jī)技術(shù)與微電子技術(shù)等硬件技術(shù)的限制，在很長一段時間里L(fēng)DPC碼并沒有得到重視和推廣。直到1996年，D. MacKay和R. Neal重新發(fā)現(xiàn)LDPC碼并證明其具有良好的糾錯性能，LDPC碼才受到越來越多的關(guān)注，并且隨著集成電路技術(shù)的發(fā)展，利用超大規(guī)模集成電路實現(xiàn)LDPC碼的編碼器與譯碼器已不存在困難。LDPC碼是ー類定義在稀疏矩陣H上的線性分組碼。H是LDPC碼的校驗矩陣，對于任何ー個合法碼字c，都滿足校驗方程H· cT=0。這樣，可以利用校驗矩陣對LDPC碼進(jìn)行編碼。LDPC碼的譯碼主要采用軟判決譯碼算法，軟判決譯碼算法可以通過基于置信度傳播(Belief Propagation, BP)算法的迭代譯碼來實現(xiàn),并且可以獲得良好的誤比特率性能。LDPC碼的最大優(yōu)勢是在碼長很長時，能夠獲得逼近理論極限的性能；當(dāng)采用迭代譯碼算法時，其譯碼復(fù)雜度較低，并且能夠?qū)崿F(xiàn)并行譯碼，非常適合當(dāng)前高速的數(shù)據(jù)傳輸與存儲應(yīng)用領(lǐng)域。因此，LDPC碼已經(jīng)成為ー種非常具有應(yīng)用價值的糾錯編碼技術(shù)，在很多通信標(biāo)準(zhǔn)和通信系統(tǒng)中得到了應(yīng)用，例如第二代數(shù)字衛(wèi)星廣播DVB-S2標(biāo)準(zhǔn)和無線城域網(wǎng)IEEE802. 16θ標(biāo)準(zhǔn)等。在LDPC碼的發(fā)展過程中，主要有兩種提高LDPC碼性能的思路。ー種方法是采用密度進(jìn)化的方法，通過優(yōu)化非規(guī)則的變量節(jié)點(diǎn)和校驗節(jié)點(diǎn)的節(jié)點(diǎn)度分布，提高LDPC碼的譯碼門限。但是這種方法僅適用于碼長非常長的情況，且很難應(yīng)用于其它類型的LDPC碼，例如多進(jìn)制LDPC碼的優(yōu)化設(shè)計。另ー種方法是采用定義在高階伽羅華域GF (q) (q>2)上的多進(jìn)制LDPC碼。定義在高階伽羅華域GF (q)上的多進(jìn)制LDPC碼一般可以采用準(zhǔn)循環(huán)或者代數(shù)方法來設(shè)計。在中短碼長條件下，定義在高階伽羅華域GF (q)上的多進(jìn)制LDPC碼與ニ進(jìn)制LDPC碼相比可獲得更低的譯碼門限。定義在高階伽羅華域GF(q)上的多進(jìn)制LDPC碼的校驗矩陣比ニ進(jìn)制LDPC碼的校驗矩陣更加稀疏，具有更大的圍長。這種稀疏性結(jié)構(gòu)有利于避免校驗矩陣二部圖中短環(huán)的出現(xiàn)，可以減弱停止集對收斂性能的影響，使多進(jìn)制LDPC碼可以在較低的誤碼平臺和快速的收斂性能之間取得較好的折衷。此外，針對定義在超稀疏圖上的多進(jìn)制LDPC碼的優(yōu)化工作已取得了很多進(jìn)展，研究人員提出了針對多進(jìn)制LDPC碼的超稀疏圖優(yōu)化方法，并進(jìn)一歩提出了該類多進(jìn)制LDPC碼譯碼門限與誤碼平臺的優(yōu)化方法，設(shè)計出的高階域上的多進(jìn)制LDPC碼的性能超越了性能優(yōu)化的非規(guī)則ニ進(jìn)制LDPC碼。與ニ進(jìn)制LDPC碼相比，多進(jìn)制LDPC碼更適合應(yīng)用于采用高階調(diào)制方法的高速率通信系統(tǒng)。雖然多進(jìn)制LDPC碼具有較好的糾錯性能，但是多進(jìn)制LDPC碼的編譯碼復(fù)雜度較高，其硬件實現(xiàn)成為制約多進(jìn)制LDPC碼的發(fā)展與應(yīng)用的瓶頸問題。在譯碼方面，多進(jìn)制LDPC碼采用基于符號軟信息的迭代譯碼算法。由于多進(jìn)制LDPC碼的符號為高階伽羅華域GF(q)中的元素，因此多進(jìn)制LDPC碼的譯碼算法的復(fù)雜度不僅與碼長和迭代次數(shù)有夫，并且與高階伽羅華域GF(q)的階數(shù)也有密切的關(guān)系。這使得多進(jìn)制LDPC碼的譯碼算法的復(fù)雜度高于ニ進(jìn)制LDPC碼。為降低多進(jìn)制LDPC碼譯碼算法的復(fù)雜度，研究人員先后提出了各種簡化的譯碼算法，包括基于快速傅里葉變換的置信度傳播譯碼算法、最小和譯碼算法和擴(kuò)展最小和譯碼算法等，目前各種優(yōu)化的譯碼算法已經(jīng)接近實用的程度。在編碼方面，由于多進(jìn)制LDPC碼的符號為高階伽羅華域GF(q)中的元素，因此多 進(jìn)制LDPC碼編碼過程中所采用的運(yùn)算均為定義在高階伽羅華域GF(q)上的加法和乘法運(yùn)算，復(fù)雜度較高，這使得多進(jìn)制LDPC碼的編碼復(fù)雜度高于ニ進(jìn)制LDPC碼。此外，多進(jìn)制LDPC碼編碼過程中需要存儲多進(jìn)制非零元素作為乘法器系數(shù)，因此編碼器需要的存儲資源也高于相應(yīng)的ニ進(jìn)制LDPC碼。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題是，提供ー種編碼復(fù)雜度較低、編碼時延較小的短碼長多進(jìn)制賦權(quán)重復(fù)累加碼的編碼器裝置及方法。本發(fā)明所采用的技術(shù)方案是ー種短碼長多進(jìn)制賦權(quán)重復(fù)累加碼的編碼器裝置，包括控制電路，分別與控制電路相連接的輸入信息符號緩存單元、編碼運(yùn)算單元和輸出編碼符號緩存單元，所述的控制電路包括有依次連接的輸入控制計數(shù)器、主控計數(shù)器和輸出控制計數(shù)器，所述主控計數(shù)器輸出的計數(shù)信號a通過計數(shù)比較器連接邏輯與門，所述的主控計數(shù)器輸出的門信號g分別連接邏輯與門和輸出編碼符號緩存單元，所述的邏輯與門的輸出分別連接輸入信息符號緩存單元和編碼運(yùn)算單元，所述的輸出控制計數(shù)器的輸出連接輸出編碼符號緩存單元；所述的編碼運(yùn)算単元包括有依次連接的賦權(quán)重復(fù)累加運(yùn)算單元、賦權(quán)累加単元和選擇器，所述的選擇器還直接連接該編碼運(yùn)算單元的信號輸入端；其中，所述的輸入控制計數(shù)器的輸入端接收信息符號輸入使能信號中的控制信號，所述輸入信息符號緩存單元還分別連接信息符號輸入使能信號和輸入信息符號，所述的輸出控制計數(shù)器的輸出至編碼符號輸出使能端，所述的輸出編碼符號緩存單元的輸出至輸出編碼符號端。所述的賦權(quán)重復(fù)累加運(yùn)算單元包括有分別連接輸入信號的第一乘法器和第二乘法器，所述的第一乘法器和第二乘法器之間連接多進(jìn)制權(quán)重系數(shù)存儲陣列，所述的第一乘法器的輸出連接第一累加器，所述的第二乘法器的輸出連接第二累加器，所述的第一累加器和第二累加器還分別連接存儲器陣列，所述存儲器陣列還分別連接數(shù)據(jù)輸出単元和非零元素位置存儲陣列，所述的數(shù)據(jù)輸出単元的輸出構(gòu)成該賦權(quán)重復(fù)累加運(yùn)算單元的輸出端，所述的存儲器陣列是ー組雙ロ存儲器陣列，存儲器陣列的數(shù)據(jù)位寬為q比特，深度為Μ。所述的賦權(quán)重復(fù)累加運(yùn)算單元包括有分別連接輸入信號的第一乘法器和第二乘法器，所述的第一乘法器和第二乘法器之間連接多進(jìn)制權(quán)重系數(shù)存儲陣列，所述的第一乘法器的輸出連接第一累加器，所述的第二乘法器的輸出連接第二累加器，所述的第一累加器還連接第一存儲器，所述的第二累加器還連接第二存儲器，所述的第一存儲器和第二存儲器之間連接非零元素位置存儲陣列，所述的第一存儲器和第二存儲器的輸出均連接數(shù)據(jù)選擇輸出単元，所述的數(shù)據(jù)選擇輸出單元的輸出構(gòu)成該賦權(quán)重復(fù)累加運(yùn)算單元的輸出端，所述的第一存儲器和第二存儲器是單ロ存儲器，每組存儲器的數(shù)據(jù)位寬為q比特，深度為M/2。所述的賦權(quán)重復(fù)累加運(yùn)算單元包括有連接輸入信號的選通網(wǎng)絡(luò)和構(gòu)成輸出端的順序輸出単元，所述的選通網(wǎng)絡(luò)內(nèi)部包括一個非零元素位置存儲陣列，所述的選通網(wǎng)絡(luò)的輸出端與順序輸出単元的輸入端之間連接有M路結(jié)構(gòu) 相同的數(shù)據(jù)支路，每一條數(shù)據(jù)支路均包括有依次相連的乘法器、累加器和寄存器，所述乘法器的輸入端連接選通網(wǎng)絡(luò)的輸出端，所述寄存器的輸出端分別連接累加器和順序輸出単元的輸入端。所述的賦權(quán)累加単元包括有依次連接的累加器、前向路徑乘法器和寄存器，所述的寄存器的輸出端構(gòu)成該賦權(quán)累加単元的輸出端，所述的累加器的輸入端連接輸入信號，所述的寄存器的輸出端還通過一個反饋路徑乘法器連接累加器，所述的反饋路徑乘法器的輸入端還連接存儲器，所述的前向路徑乘法器的輸入端還連接存儲器。所述的賦權(quán)累加単元包括有輸入端連接輸入信號的累加器，所述累加器的輸出連接寄存器，所述寄存器的輸出端通過ー個反饋路徑乘法器連接累加器，所述的寄存器的輸出端還構(gòu)成該賦權(quán)累加単元的輸出端，所述的反饋路徑乘法器的輸入端還連接存儲器。所述的賦權(quán)累加単元包括有輸入端連接輸入信號的累加器，所述累加器的輸出連接寄存器，所述寄存器的輸出端通過ー個反饋路徑乘法器連接累加器，所述的寄存器的輸出端還構(gòu)成該賦權(quán)累加単元的輸出端，所述的反饋路徑乘法器的系數(shù)設(shè)為常數(shù)Iv所述的賦權(quán)累加単元包括有輸入端連接輸入信號的累加器，所述累加器的輸出連接寄存器，所述寄存器的輸出端分別連接累加器以及構(gòu)成該賦權(quán)累加単元的輸出端。本發(fā)明的短碼長多進(jìn)制賦權(quán)重復(fù)累加碼的編碼器裝置及方法，編碼運(yùn)算單元的校驗符號支路由WRA運(yùn)算單元和WA單元組成。其中，WRA運(yùn)算單元可采用基于賦權(quán)重復(fù)運(yùn)算電路與存儲器陣列的結(jié)構(gòu)和基于賦權(quán)重復(fù)運(yùn)算電路與寄存器陣列的結(jié)構(gòu)等兩種方式實現(xiàn)。WA単元可設(shè)計為雙乘法器WA単元、單乘法器WA単元、定系數(shù)單乘法器WA単元和簡單累加単元四種形式。本發(fā)明的復(fù)雜度和編碼時延均與碼長呈線性關(guān)系，實現(xiàn)方式簡單，便于在通信系統(tǒng)中應(yīng)用。


圖I是本發(fā)明的短碼長多進(jìn)制賦權(quán)重復(fù)累加碼的編碼器裝置的構(gòu)成示意圖；圖2是基于賦權(quán)重復(fù)運(yùn)算電路與雙ロ存儲器陣列結(jié)構(gòu)的WRA運(yùn)算單元構(gòu)成示意圖；圖3是基于賦權(quán)重復(fù)運(yùn)算電路與兩組單ロ存儲器陣列結(jié)構(gòu)的WRA運(yùn)算單元構(gòu)成示意圖；圖4是基于賦權(quán)重復(fù)運(yùn)算電路與寄存器陣列結(jié)構(gòu)的WRA運(yùn)算單元構(gòu)成示意圖；圖5是雙乘法器WA單元構(gòu)成示意圖；圖6是單乘法器WA單元構(gòu)成示意圖7是定系數(shù)單乘法器WA單元構(gòu)成示意圖；圖8是簡單WA單元構(gòu)成示意圖。圖中，I:控制電路2 :輸入信息符號緩存單元3 :編碼運(yùn)算單元4 :輸出編碼符號緩存單元11:輸入控制計數(shù)器12:主控計數(shù)器13 :輸出控制計數(shù)器14 :計數(shù)比較器
15:邏輯與門31 :賦權(quán)重復(fù)累加運(yùn)算單元32 :賦權(quán)累加単元33 :選擇器
具體實施例方式下面結(jié)合實施例和附圖對本發(fā)明的短碼長多進(jìn)制賦權(quán)重復(fù)累加碼的編碼器裝置做出詳細(xì)說明。本發(fā)明的短碼長多進(jìn)制賦權(quán)重復(fù)累加碼的編碼器裝置采用現(xiàn)場可編程門陣列(Field Programmable Gate Array, FPGA)或超大規(guī)模集成電路(Vary Large ScaleIntegration,VLSI)實現(xiàn)。本發(fā)明提出的編碼器裝置在編碼過程中所涉及的多進(jìn)制符號代-GFQt1)域中的元素，因此，編碼器裝置中的加法器和乘法器的功能為實現(xiàn)GF(2O域中的元素加法和GF(2q)域中的元素乘法。如圖I所示，本發(fā)明的短碼長多進(jìn)制賦權(quán)重復(fù)累加碼的編碼器裝置，包括控制電路1，分別與控制電路I相連接的輸入信息符號緩存單元2、編碼運(yùn)算單元3和輸出編碼符號緩存單元4，所述的控制電路I包括有依次連接的輸入控制計數(shù)器11、主控計數(shù)器12和輸出控制計數(shù)器13，所述主控計數(shù)器12輸出的計數(shù)信號a通過計數(shù)比較器14連接邏輯與門15，所述的主控計數(shù)器12輸出的門信號g分別連接邏輯與門15和輸出編碼符號緩存單元4，所述的邏輯與門15的輸出分別連接輸入信息符號緩存單元2和編碼運(yùn)算單元3，所述的輸出控制計數(shù)器13的輸出連接輸出編碼符號緩存單元4 ;所述的編碼運(yùn)算単元3包括有依次連接的賦權(quán)重復(fù)累加(Weighted Repeat-Accumulate, WRA)運(yùn)算單元31、賦權(quán)累加(Weighted Accumulate, WA)單元32和選擇器33,所述的選擇器33還直接連接該編碼運(yùn)算単元3的信號輸入端；其中，所述的輸入控制計數(shù)器11的輸入端接收信息符號輸入使能信號A中的控制信號，所述輸入信息符號緩存單元2還分別連接信息符號輸入使能信號A和輸入信息符號B，所述的輸出控制計數(shù)器13的輸出至編碼符號輸出使能端C，所述的輸出編碼符號緩存單元4的輸出至輸出編碼符號端D。在控制電路模塊內(nèi)部，輸入控制計數(shù)器的計數(shù)使能信號與控制電路模塊的輸入控制信號相連，進(jìn)一歩與編碼器的信息符號輸入使能信號相連。本發(fā)明的編碼器啟動后，控制電路模塊處于信息符號緩存狀態(tài)。在該狀態(tài)下，輸入控制計數(shù)器在本發(fā)明的編碼器的信息符號輸入使能信號有效的時間段內(nèi)，根據(jù)系統(tǒng)時鐘信號進(jìn)行計數(shù)。信息符號輸入使能信號在本發(fā)明的編碼器內(nèi)部還與輸入信息符號緩存單元的輸入使能信號相連。在信息符號輸入使能信號有效時，輸入信息符號緩存單元在每個系統(tǒng)時鐘周期內(nèi)接收并存儲ー個信息符號。當(dāng)輸入控制計數(shù)器的計數(shù)值達(dá)到N-M時，表明本發(fā)明的編碼器的輸入信息符號緩存單元已經(jīng)接收并存儲了 N-M個信息符號。這時，輸入控制計數(shù)器將自身的計數(shù)值清零井向主控計數(shù)器發(fā)送計數(shù)啟動脈沖信號，使得控制電路模塊由信息符號緩存狀態(tài)轉(zhuǎn)換為編碼緩存狀態(tài)。主控計數(shù)器在接收到計數(shù)啟動脈沖信號后啟動計數(shù)周期并根據(jù)系統(tǒng)時鐘信號進(jìn)行計數(shù)。在主控計數(shù)器的計數(shù)周期內(nèi)，主控計數(shù)器輸出的門信號g保持為高電平狀態(tài)，主控計數(shù)器的計數(shù)信號a將計數(shù)器的計數(shù)值輸出至計數(shù)比較器。主控計數(shù)器輸出的門信號g與控制電路模塊的輸出緩存使能信號相連，并且與計數(shù)比較器的輸出信號共同作為邏輯與門的輸入信號。邏輯與門的輸出信號與控制電路模塊的編碼運(yùn)算使能信號相連。在計數(shù)信號a的計數(shù)值小于N-M吋，計數(shù)比較器的輸出信號保持為高電平；計數(shù)信號a的計數(shù)值大于等于N-M時，計數(shù)比較器的輸出信號為低電平。這樣，在主控計數(shù)器的計數(shù)周期內(nèi)，控制電路模塊的輸出緩存使能信號始終保持為高電平，使得本發(fā)明的編碼器的輸出編碼符號緩存單元的輸入使能信號有效。在主控計數(shù)器的計數(shù)周期內(nèi)，當(dāng)主控計數(shù)器的計數(shù)值小于N-M吋，控制電路模塊的編碼運(yùn)算使能信號為高電平狀態(tài)，使得輸入信息符號緩存單元的輸出使能信號和編碼運(yùn)算單元的編碼使能信號有效；當(dāng)主控計數(shù)器的計數(shù)值大于等于N-M時，控制電路模塊的編碼運(yùn)算使能信號為低電平狀態(tài)。在主控計數(shù)器啟動計數(shù)并經(jīng)過N個系統(tǒng)時鐘周期后，計數(shù)值達(dá)到計數(shù)器的計數(shù)模值。這時主控計數(shù)器將自身的計數(shù)值清零并將輸出的 門信號g轉(zhuǎn)換為低電平狀態(tài)，同時向輸出控制計數(shù)器發(fā)送計數(shù)啟動脈沖信號，使得控制電路模塊由編碼緩存狀態(tài)轉(zhuǎn)換至編碼符號輸出狀態(tài)。輸出控制計數(shù)器在接收到計數(shù)啟動脈沖信號后啟動計數(shù)周期并根據(jù)系統(tǒng)時鐘信號進(jìn)行計數(shù)。在輸出控制計數(shù)器的計數(shù)周期內(nèi)，輸出控制計數(shù)器保持向控制電路模塊的輸出控制信號端輸出高電平信號，使得輸出編碼符號緩存單元的輸出使能信號和編碼器的編碼符號輸出使能信號保持為高電平有效狀態(tài)。在輸出控制計數(shù)器啟動計數(shù)并經(jīng)過N個系統(tǒng)時鐘周期后，計數(shù)值達(dá)到計數(shù)器的計數(shù)模值。這時輸出控制計數(shù)器將自身的計數(shù)值清零并將輸出信號轉(zhuǎn)換為低電平信號，使得輸出編碼符號緩存單元的輸出使能信號和編碼器的編碼符號輸出使能信號轉(zhuǎn)換至無效狀態(tài)?？刂齐娐纺K由編碼符號輸出狀態(tài)轉(zhuǎn)換為信息符號緩存狀態(tài)?？刂齐娐房刂票景l(fā)明的短碼長多進(jìn)制賦權(quán)重復(fù)累加碼的編碼器的整體時序，在一個編碼周期中，控制電路控制輸入信息符號緩存單元按順序?qū)⒋鎯Φ男畔⒎栔饌€發(fā)送至編碼運(yùn)算單元，編碼運(yùn)算單元完成編碼后，控制電路控制輸出編碼符號緩存單元接收編碼運(yùn)算單元輸出的編碼碼字，在一個編碼周期結(jié)束后，控制電路控制輸出編碼符號緩存單元輸出其存儲的編碼碼字。輸入信息符號緩存單元存儲編碼器接收的長度為N-M的信息符號向量m，輸出編碼符號緩存單元存儲由編碼運(yùn)算單元生成的長度為N的編碼符號向量C。編碼運(yùn)算單元由信息符號處理支路、校驗符號處理支路和選擇器組成，信息符號處理支路直接輸出信息符號向量m，校驗符號處理支路由賦權(quán)重復(fù)累加(WRA)運(yùn)算單元和賦權(quán)累加(WA)單元組成，信息符號向量m經(jīng)WRA運(yùn)算單元生成編碼中間向量S，編碼中間向量s經(jīng)WA單兀生成校驗符號向量P,選擇器順序輸出信息符號向量m和校驗符號向量P,生成編碼碼字C。本發(fā)明的WRA運(yùn)算單元可采用兩種不同結(jié)構(gòu)實現(xiàn)，一種是基于賦權(quán)重復(fù)運(yùn)算電路與存儲器陣列的結(jié)構(gòu)，另外一種是基于賦權(quán)重復(fù)運(yùn)算電路與寄存器陣列的結(jié)構(gòu)。
基于賦權(quán)重復(fù)運(yùn)算電路與存儲器陣列結(jié)構(gòu)的WRA運(yùn)算單元中包括兩路賦權(quán)重復(fù)運(yùn)算電路和ー個存儲器陣列，賦權(quán)重復(fù)運(yùn)算電路由一個乘法器和ー個累加器組成，存儲器陣列可米用兩種方式實現(xiàn)，ー種方式是米用一組雙ロ隨機(jī)存取存儲器(Random AccessMemory，RAM)，雙ロ RAM的數(shù)據(jù)位寬為q比特，深度為M，另ー種方式是采用兩組單ロ RAM，每組單ロ RAM的數(shù)據(jù)位寬為q比特，深度為M/2。WRA運(yùn)算單元接收到ー個q比特符號后，將其同時發(fā)送至兩路賦權(quán)重復(fù)運(yùn)算電路，兩路賦權(quán)重復(fù)運(yùn)算電路首先采用乘法器對接收的符號進(jìn)行賦權(quán)，然后將乘法器的運(yùn)算結(jié)果輸出至累加器，與從存儲器陣列中讀取的前一時刻數(shù)據(jù)進(jìn)行累加，最后將累加器的累加結(jié)果存入存儲器陣列中讀取前ー時刻數(shù)據(jù)的存儲單元，覆蓋累加器讀取的數(shù)據(jù)。兩路賦權(quán)重復(fù)運(yùn)算電路的乘法器系數(shù)存儲于多進(jìn)制權(quán)重系數(shù)存儲陣列中，多進(jìn)制權(quán)重系數(shù)存儲陣列由兩組深度為N-M的只讀存儲器(Read-Only Memory, ROM)組成，ROM中各存儲單元的存儲內(nèi)容為GF(2り域中的非零元素，在一個編碼周期中，多進(jìn)制權(quán)重系數(shù)存 儲陣列按存儲順序?qū)山MROM中各存儲單元的數(shù)據(jù)分別輸出至兩路賦權(quán)重復(fù)運(yùn)算電路的 乘法器，每次乘法兩組ROM各輸出ー個存儲単元的數(shù)據(jù)。 兩路賦權(quán)重復(fù)運(yùn)算電路的前一時刻數(shù)據(jù)的讀取地址存儲于非零元素位置存儲陣列中，非零元素位置存儲陣列由兩組深度為N-M的ROM組成,非零元素位置存儲陣列中存儲的地址值為
區(qū)間內(nèi)的整數(shù)值且M與N滿足關(guān)系式(N-M)/M = k/(k+2)，k = 1,2,3，…，同一地址值存儲于非零元素存儲陣列的k個不同存儲單元中，兩組ROM中相同位置的存儲單元不能存儲相同的地址值，對于采用兩組單ロ RAM方式的存儲器陣列，非零元素位置存儲陣列中的兩組ROM需要分別存儲偶數(shù)地址值和奇數(shù)地址值，在一個編碼周期內(nèi)，賦權(quán)重復(fù)運(yùn)算電路讀取前一時刻數(shù)據(jù)過程中，非零元素位置存儲陣列按存儲順序輸出各存儲單元的地址值。在一個編碼周期中，WRA運(yùn)算單元在接收并處理N-M個符號后，輸出存儲器陣列中的數(shù)據(jù)生成長度為M的編碼中間向量S，對于采用一組雙ロ RAM方式的存儲器陣列，WRA運(yùn)算單元采用數(shù)據(jù)輸出單元順序輸出存儲器陣列中的M個數(shù)據(jù)，對于采用兩組單ロ RAM方式的存儲器陣列，WRA運(yùn)算單元采用數(shù)據(jù)選擇輸出單元輪流交替輸出存儲器陣列中兩組單ロRAM中的M個數(shù)據(jù)。如圖2所示，所述的賦權(quán)重復(fù)累加運(yùn)算單元31是采用一組雙ロ隨機(jī)存取存儲器(Random Access Memory，RAM)，雙ロ RAM的數(shù)據(jù)位寬為q比特，深度為M時，其結(jié)構(gòu)是，包括有分別連接輸入信號的第一乘法器311和第二乘法器312，所述的第一乘法器311和第二乘法器312之間連接多進(jìn)制權(quán)重系數(shù)存儲陣列318，所述的第一乘法器311的輸出連接第一累加器313，所述的第二乘法器312的輸出連接第二累加器314，所述的第一累加器313和第ニ累加器314還分別連接存儲器陣列315，所述存儲器陣列315還分別連接數(shù)據(jù)輸出単元316和非零元素位置存儲陣列317，所述的數(shù)據(jù)輸出単元316的輸出構(gòu)成該賦權(quán)重復(fù)累加運(yùn)算單元的輸出端，所述的存儲器陣列315是ー組雙ロ存儲器陣列，存儲器陣列的數(shù)據(jù)位寬為q比特，深度為M。每個編碼周期中，WRA運(yùn)算單元接收N-M個信息符號進(jìn)行編碼，生成長度為M的編碼中間向量S。在編碼周期的初始階段，WRA運(yùn)算單元中存儲器陣列的存儲單元初始化為O值。對于每個接收到的q比特信息符號，WRA運(yùn)算單元的編碼操作分為以下三歩。
第一歩賦權(quán)。WRA運(yùn)算單元將接收到的q比特信息符號同時發(fā)送至兩路賦權(quán)重復(fù)運(yùn)算電路。兩路賦權(quán)重復(fù)運(yùn)算電路接收的數(shù)據(jù)分別經(jīng)乘法器與乘法器系數(shù)相乘，完成賦權(quán)操作。兩路賦權(quán)重復(fù)運(yùn)算電路的乘法器系數(shù)存儲于多進(jìn)制權(quán)重系數(shù)存儲陣列中。多進(jìn)制權(quán)重系數(shù)存儲陣列由兩組深度為N-M的ROM組成，ROM中各存儲單元的存儲內(nèi)容為GF(2q)域中的非零元素。在一個編碼周期中，多進(jìn)制權(quán)重系數(shù)存儲陣列按存儲順序?qū)山MROM中各存儲單元的數(shù)據(jù)分別輸出至兩路賦權(quán)重復(fù)運(yùn)算電路的乘法器，每次乘法兩組ROM各輸出一個存儲單元的數(shù)據(jù)。第二步重復(fù)累加。各數(shù)據(jù)支路的累加器從存儲器陣列讀取前ー時刻的數(shù)據(jù)，并將前一時刻的數(shù)據(jù)與乘法器運(yùn)算結(jié)果相累加。
兩路賦權(quán)重復(fù)運(yùn)算電路的前一時刻數(shù)據(jù)的讀取地址存儲于非零元素位置存儲陣列中。非零元素位置存儲陣列由兩組深度為N-M的ROM組成,非零元素位置存儲陣列中存儲的地址值為
區(qū)間內(nèi)的整數(shù)值，且M與N滿足關(guān)系式(N-M)/M = V(k+2)，k = 1，2,3,…。同一地址值存儲于非零元素存儲陣列的k個不同存儲單元中。兩組ROM中相同位置的存儲單元不能存儲相同的地址值。在一個編碼周期內(nèi)，賦權(quán)重復(fù)運(yùn)算電路讀取前一時刻數(shù)據(jù)過程中，非零元素位置存儲陣列按存儲順序輸出各存儲單元中的地址值。第三步存儲。兩路數(shù)據(jù)支路將累加器的累加結(jié)果存入存儲器陣列中輸出前ー時刻數(shù)據(jù)的存儲単元，覆蓋累加器讀取的數(shù)據(jù)。在一個編碼周期中，WRA運(yùn)算單元在接收并處理N-M個符號后，采用數(shù)據(jù)輸出單元順序輸出存儲器陣列中的M個數(shù)據(jù)，生成長度為M的編碼中間向量S。如圖3所示，所述的賦權(quán)重復(fù)累加運(yùn)算單元31是采用兩組單ロ RAM，每組單ロ RAM的數(shù)據(jù)位寬為q比特，深度為M/2時，包括有分別連接輸入信號的第一乘法器311和第二乘法器312，所述的第一乘法器311和第二乘法器312之間連接多進(jìn)制權(quán)重系數(shù)存儲陣列318，所述的第一乘法器311的輸出連接第一累加器313，所述的第二乘法器312的輸出連接第二累加器314，所述的第一累加器313還連接第一存儲器319，所述的第二累加器314還連接第二存儲器3110，所述的第一存儲器319和第二存儲器3110之間連接非零元素位置存儲陣列317，所述的第一存儲器319和第二存儲器3110的輸出均連接數(shù)據(jù)選擇輸出單元3111，所述的數(shù)據(jù)選擇輸出單元322的輸出構(gòu)成該賦權(quán)重復(fù)累加運(yùn)算單元的輸出端，所述的第一存儲器319和第二存儲器3110是單ロ存儲器，每組存儲器的數(shù)據(jù)位寬為q比特，深度為M/2。對于基于賦權(quán)重復(fù)運(yùn)算電路與單ロ RAM存儲器陣列結(jié)構(gòu)的WRA運(yùn)算單元，非零元素位置存儲陣列中的兩組ROM需要分別存儲偶數(shù)地址值和奇數(shù)地址值，在一個編碼周期的前ー時刻數(shù)據(jù)讀取過程中，非零元素位置存儲陣列按存儲順序?qū)山MROM中各存儲單元中的地址值分別發(fā)送至存儲器陣列中的兩組單ロ RAM。在一個編碼周期中，基于賦權(quán)重復(fù)運(yùn)算電路與單ロ RAM存儲器陣列結(jié)構(gòu)的WRA運(yùn)算單元在接收并處理N-M個符號后，采用數(shù)據(jù)選擇輸出単元交替輸出存儲器陣列中兩組單ロ RAM中的M個數(shù)據(jù)，組成長度為M的編碼中間向量S。
如圖4所示，所述的賦權(quán)重復(fù)累加運(yùn)算單元31包括有連接輸入信號的選通網(wǎng)絡(luò)3112和構(gòu)成輸出端的順序輸出単元3113，所述的選通網(wǎng)絡(luò)3112內(nèi)部包括一個非零元素位置存儲陣列，所述的選通網(wǎng)絡(luò)3112的輸出端與順序輸出単元3113的輸入端之間連接有M路結(jié)構(gòu)相同的數(shù)據(jù)支路，每一條數(shù)據(jù)支路均包括有依次相連的乘法器31a、累加器31b和寄存器31d，所述乘法器31a的輸入端連接選通網(wǎng)絡(luò)3112的輸出端，所述寄存器31d的輸出端分別連接累加器31b和順序輸出単元3113的輸入端。選通網(wǎng)絡(luò)內(nèi)部包括一個非零元素位置存儲陣列，非零元素位置存儲陣列的設(shè)計方法與基于賦權(quán)重復(fù)運(yùn)算電路與存儲器陣列結(jié)構(gòu)的WRA運(yùn)算單元中非零元素位置存儲陣列的設(shè)計方法相同。在編碼周期的初始階段，各條數(shù)據(jù)支路的寄存器初始化為O值。在一個編碼周期中，WRA運(yùn)算單元接收到第j個信息符號后將對其進(jìn)行以下三步操作。第一步選通。選通網(wǎng)絡(luò)讀取非零元素位置存儲陣列中兩組ROM的第j個存儲単元存儲的地址值，然后根據(jù)讀取的地址值選通兩路數(shù)據(jù)支路，并將接收的信息符號發(fā)送至被選通的兩路數(shù)據(jù)支路。第二步賦權(quán)。兩路選通的數(shù)據(jù)支路接收的數(shù)據(jù)經(jīng)賦權(quán)重復(fù)運(yùn)算電路中的乘法器與乘法器系數(shù)相乘，完成賦權(quán)操作。賦權(quán)重復(fù)運(yùn)算電路中的乘法器系數(shù)存儲于多進(jìn)制權(quán)重系數(shù)存儲陣列中。多進(jìn)制權(quán)重系數(shù)存儲陣列的設(shè)計方法與基于賦權(quán)重復(fù)運(yùn)算電路與存儲器陣列結(jié)構(gòu)的WRA運(yùn)算單元中多進(jìn)制權(quán)重系數(shù)存儲陣列的設(shè)計方法相同。在一個編碼周期中，多進(jìn)制權(quán)重系數(shù)存儲陣列按存儲順序?qū)山MROM中各存儲單元的數(shù)據(jù)分別輸出至被選通的兩路數(shù)據(jù)支路的乘法 器，每次乘法兩組ROM各輸出ー個存儲単元的數(shù)據(jù)。第三步重復(fù)累加。賦權(quán)重復(fù)運(yùn)算電路中的乘法器運(yùn)算結(jié)果輸出至累加器，與寄存器中的原有數(shù)據(jù)累加并將累加結(jié)果存入寄存器中。在一個編碼周期中，賦權(quán)重復(fù)運(yùn)算電路在接收并處理N-M個符號后，采用順序輸出単元按順序選通輸出M路數(shù)據(jù)支路寄存器中的數(shù)據(jù)生成長度為M的編碼中間向量S。WRA運(yùn)算單元對接收的N-M個信息符號進(jìn)行編碼生成編碼中間向量s后，將編碼中間向量s輸出至WA單元進(jìn)行校驗符號編碼。WA單元可采用雙乘法器WA單元，也可進(jìn)ー步簡化為單乘法器WA單元、定系數(shù)單乘法器WA單元或簡單WA單元，具體實現(xiàn)中可從各種結(jié)構(gòu)中選擇ー種結(jié)構(gòu)。雙乘法器WA単元包括ー個累加器，ー個位寬為q比特的寄存器，一個前向路徑乘法器，一個反饋路徑乘法器以及前向路徑與反饋路徑乘法器系數(shù)存儲器，前向路徑乘法器系數(shù)Uci, Ci1，…，Cish)和反饋路徑乘法器系數(shù)(β P β2，…，Psh)均存儲于相應(yīng)的乘法器系數(shù)存儲器中，前向路徑乘法器系數(shù)存儲器的深度為Μ，反饋路徑乘法器系數(shù)存儲器的深度為M-I，乘法器系數(shù)存儲器中的存儲內(nèi)容為GF(2q)域中的非零元素。在一個編碼周期中，雙乘法器WA単元每接收到ー個q比特的符號，首先通過累加器將其與從寄存器讀取并經(jīng)過反饋路徑乘法器賦權(quán)的前ー時刻數(shù)據(jù)累加，然后將累加結(jié)果通過前向路徑乘法器賦權(quán)后存入寄存器并作為校驗符號輸出，在一個編碼周期中，前向路徑乘法器系數(shù)存儲器按存儲順序輸出各存儲單元的數(shù)據(jù)，毎次乘法輸出一個存儲単元的數(shù)據(jù)；反饋路徑乘法器系數(shù)存儲器在WA単元接收到第二個符號時按順序輸出各存儲單元的數(shù)據(jù)，每次乘法同樣輸出一個存儲單元的數(shù)據(jù)。如圖5所示，所述的賦權(quán)累加単元32是雙乘法器WA単元的基于賦權(quán)重復(fù)運(yùn)算電路與寄存器陣列結(jié)構(gòu)的WRA運(yùn)算單元時，包括有依次連接的累加器321、前向路徑乘法器322和位寬為q比特的寄存器323，所述的寄存器323的輸出端構(gòu)成該賦權(quán)累加単元32的輸出端，所述的累加器321的輸入端連接輸入信號，所述的寄存器323的輸出端還通過ー個反饋路徑乘法器324連接累加器321，所述的反饋路徑乘法器324的輸入端還連接存儲器325，所述的前向路徑乘法器322的輸入端還連接存儲器326。每個編碼周期中，WA單元接收由M個符號組成的編碼中間向量S，經(jīng)過賦權(quán)累加處理，生成長度為M的校驗符號向量P。在編碼周期的初始階段，寄存器初始化為O值。
在一個編碼周期中，雙乘法器WA単元對每ー個接收到的q比特符號進(jìn)行的操作分 為以下三歩。第一歩對前ー時刻數(shù)據(jù)賦權(quán)。雙乘法器WA單元讀取寄存器的前ー時刻數(shù)據(jù)，并經(jīng)反饋路徑乘法器將寄存器的前一時刻數(shù)據(jù)與反饋路徑乘法器系數(shù)相乘，完成對前ー時刻數(shù)據(jù)的賦權(quán)操作。之后通過反饋路徑將賦權(quán)的前一時刻數(shù)據(jù)輸出至累加器。反饋路徑乘法器的系數(shù)存儲于反饋路徑乘法器系數(shù)存儲器中。反饋路徑乘法器系數(shù)存儲器的深度為M-I，各存儲單元的存儲內(nèi)容為GF(2q)域中的非零元素。在一個編碼周期中，反饋路徑乘法器系數(shù)存儲器在WA単元接收到第二個符號時按順序輸出各存儲單元的數(shù)據(jù)，毎次乘法輸出一個存儲単元的數(shù)據(jù)。第二步累加。累加器將WA単元接收的q比特符號與從反饋路徑接收的賦權(quán)的前ー時刻數(shù)據(jù)累カロ。累加運(yùn)算完成后，將累加結(jié)果輸出至前向路徑乘法器。第三步賦權(quán)。前向路徑乘法器將累加器的運(yùn)算結(jié)果與前向路徑乘法器的系數(shù)相乘，得到校驗符號，之后將校驗符號存入寄存器并輸出。前向路徑乘法器的系數(shù)存儲于前向路徑乘法器系數(shù)存儲器中。前向路徑乘法器系數(shù)存儲器的深度為M，各存儲單元的存儲內(nèi)容同樣為GF(2O域中的非零元素。在一個編碼周期中，前向路徑乘法器系數(shù)存儲器按存儲順序輸出各存儲單元的數(shù)據(jù)，毎次乘法輸出一個存儲單元的數(shù)據(jù)。WA單元在每個編碼周期輸出M各編碼符號，生成編碼符號向量p。雙乘法器WA単元可去掉前向路徑乘法器，簡化為單乘法器WA単元，此時乘法器系數(shù)存儲器需要存儲的數(shù)據(jù)量為M-I。如圖6所示，所述的賦權(quán)累加単元32為單乘法器WA單元時，包括有輸入端連接輸入信號的累加器321，所述累加器321的輸出連接寄存器323，所述寄存器323的輸出端通過ー個反饋路徑乘法器324連接累加器321，所述的寄存器323的輸出端還構(gòu)成該賦權(quán)累加単元32的輸出端，所述的反饋路徑乘法器324的輸入端還連接存儲器325。雙乘法器WA単元在去掉前向路徑乘法器后，進(jìn)ー步將反饋路徑乘法器的系數(shù)設(shè)為常數(shù)，可簡化為定系數(shù)單乘法器WA單元。如圖7所示，所述的賦權(quán)累加単元32是定系數(shù)單乘法器WA單元時，包括有輸入端連接輸入信號的累加器321，所述累加器321的輸出連接寄存器323，所述寄存器323的輸出端通過ー個反饋路徑乘法器324連接累加器321，所述的寄存器323的輸出端還構(gòu)成該賦權(quán)累加単元32的輸出端，所述的反饋路徑乘法器324的系數(shù)設(shè)為常數(shù)β 0Ο雙乘法器WA単元也可同時去掉前向路徑乘法器和反饋路徑乘法器，簡化為簡單WA單元。如圖8所示，所述的賦權(quán)累加単元32是簡單WA單元時，包括有輸入端連接輸入信號的累加器321，所述累加器321的輸出連接寄存器323，所述寄存器323的輸出端分別連接累加器321以及構(gòu)成該賦權(quán)累加単元32的輸出端。 具體實施例本發(fā)明提出的編碼器裝置可采用現(xiàn)場可編程門陣列(Field Programmable GateArray,FPGA)實現(xiàn)。說明書附圖2中的雙ロ隨機(jī)存取存儲器(Random Access Memory,RAM)模塊和附圖3中的RAM模塊可采用FPGA芯片中集成的RAM模塊實現(xiàn)。附圖2和附圖3中的多進(jìn)制權(quán)重系數(shù)存儲陣列和非零元素位置存儲陣列，附圖4中選通網(wǎng)絡(luò)內(nèi)部的非零元素位置存儲陣列，以及附圖5和附圖6中的乘法器系數(shù)存儲器均可采用FPGA芯片內(nèi)部集成的只讀存儲器(Read-Only Memory, ROM)模塊實現(xiàn)。如果采用獨(dú)立的RAM模塊和ROM模塊實現(xiàn)本專利提出的編碼器裝置，附圖2中的雙ロ RAM模塊可采用CYPRESS公司的型號為CY7C0251E-15AXC的雙端ロ RAM芯片實現(xiàn)，附圖3中的RAM模塊可采用CYPRESS公司的型號為CY7C1325G-133AXC的RAM芯片實現(xiàn)。附圖2和附圖3中的多進(jìn)制權(quán)重系數(shù)存儲陣列和非零元素位置存儲陣列，附圖4中選通網(wǎng)絡(luò)內(nèi)部的非零元素位置存儲陣列，以及附圖5和附圖6中的乘法器系數(shù)存儲器均可采用ATMEL公司的型號為AT28C256-15PC的ROM芯片實現(xiàn)。本發(fā)明以定義在有限域GF(26)上的碼長為120個符號，碼率為1/3的多進(jìn)制賦權(quán)重復(fù)累加碼為例，介紹本專利設(shè)計的短碼長多進(jìn)制賦權(quán)重復(fù)累加碼的編碼器裝置的實施效果O本實施例中設(shè)計的短碼長多進(jìn)制賦權(quán)重復(fù)累加碼的編碼器裝置中，WRA運(yùn)算單元采用基于賦權(quán)重復(fù)運(yùn)算電路與兩組單ロ RAM陣列的結(jié)構(gòu)，如附圖3所示。WA単元為單乘法器WA単元，如附圖6所示。WRA運(yùn)算單元中，存儲器陣列中的兩組單ロ RAM的深度為40，存儲單元的數(shù)據(jù)位寬為6比特。多進(jìn)制權(quán)重系數(shù)存儲陣列由兩組深度為40的ROM組成，兩組ROM中各存儲單元存儲的GF(26)域非零元素如表I和表2所示。非零元素位置存儲陣列由兩組深度為40的ROM組成，兩組ROM中各存儲單元存儲的地址值如表3和表4所示。WA單元中，寄存器的數(shù)據(jù)位寬為6比持。反饋路徑乘法器系數(shù)存儲器的深度為39，各存儲單元存儲的GF(26)域非零元素如表5所示。本實施例中采用十進(jìn)制數(shù)值表示GF(26)域的元素，十進(jìn)制數(shù)值O對應(yīng)GF(26)域的O元素，十進(jìn)制數(shù)值i對應(yīng)GF (26)域的非零元素ali = 1，2，3，…，63。存儲GF(26)域元素的存儲單元中，各比特位的值為GF(26)域元素的多項式系數(shù),例如以a6+a+l為本元多項式，非零元素α 15的多項式為α3+α5，對應(yīng)存儲單元的存儲內(nèi)容為000101。表I多進(jìn)制權(quán)重系數(shù)存儲陣列中ROMl存儲的GF(26)域非零元素
權(quán)利要求
1.ー種短碼長多進(jìn)制賦權(quán)重復(fù)累加碼的編碼器裝置，其特征在于，包括控制電路(1)，分別與控制電路(I)相連接的輸入信息符號緩存單元(2)、編碼運(yùn)算單元(3)和輸出編碼符號緩存單元(4)，所述的控制電路(I)包括有依次連接的輸入控制計數(shù)器(11)、主控計數(shù)器(12)和輸出控制計數(shù)器(13)，所述主控計數(shù)器(12)輸出的計數(shù)信號a通過計數(shù)比較器(14)連接邏輯與門(15)，所述的主控計數(shù)器(12)輸出的門信號g分別連接邏輯與門(15)和輸出編碼符號緩存單元(4)，所述的邏輯與門(15)的輸出分別連接輸入信息符號緩存單元(2)和編碼運(yùn)算單元(3)，所述的輸出控制計數(shù)器(13)的輸出連接輸出編碼符號緩存單元(4);所述的編碼運(yùn)算単元(3)包括有依次連接的賦權(quán)重復(fù)累加運(yùn)算單元(31)、賦權(quán)累加単元(32)和選擇器(33)，所述的選擇器(33)還直接連接該編碼運(yùn)算單元(3)的信號輸入端；其中，所述的輸入控制計數(shù)器(11)的輸入端接收信息符號輸入使能信號(A)中的控制信號，所述輸入信息符號緩存單元(2)還分別連接信息符號輸入使能信號(A)和輸入信息符號(B)，所述的輸出控制計數(shù)器(13)的輸出至編碼符號輸出使能端(C)，所述的輸出編碼符號緩存單元(4)的輸出至輸出編碼符號端(D)。
2.根據(jù)權(quán)利要求I所述的短碼長多進(jìn)制賦權(quán)重復(fù)累加碼的編碼器裝置，其特征在干，所述的賦權(quán)重復(fù)累加運(yùn)算單元(31)包括有分別連接輸入信號的第一乘法器(311)和第二乘法器(312)，所述的第一乘法器(311)和第二乘法器(312)之間連接多進(jìn)制權(quán)重系數(shù)存儲陣列(318)，所述的第一乘法器(311)的輸出連接第一累加器(313)，所述的第二乘法器(312)的輸出連接第二累加器(314)，所述的第一累加器(313)和第二累加器(314)還分別連接存儲器陣列(315)，所述存儲器陣列(315)還分別連接數(shù)據(jù)輸出単元(316)和非零元素位置存儲陣列(317)，所述的數(shù)據(jù)輸出単元(316)的輸出構(gòu)成該賦權(quán)重復(fù)累加運(yùn)算單元的輸出端，所述的存儲器陣列(315)是ー組雙ロ存儲器陣列，存儲器陣列的數(shù)據(jù)位寬為q比特，深度為M。
3.根據(jù)權(quán)利要求I所述的短碼長多進(jìn)制賦權(quán)重復(fù)累加碼的編碼器裝置，其特征在干，所述的賦權(quán)重復(fù)累加運(yùn)算單元(31)包括有分別連接輸入信號的第一乘法器(311)和第二乘法器(312)，所述的第一乘法器(311)和第二乘法器(312)之間連接多進(jìn)制權(quán)重系數(shù)存儲陣列(318)，所述的第一乘法器(311)的輸出連接第一累加器(313)，所述的第二乘法器(312)的輸出連接第二累加器(314)，所述的第一累加器(313)還連接第一存儲器(319)，所述的第二累加器(314)還連接第二存儲器(3110)，所述的第一存儲器(319)和第二存儲器(3110)之間連接非零元素位置存儲陣列(317)，所述的第一存儲器(319)和第二存儲器(3110)的輸出均連接數(shù)據(jù)選擇輸出單元(3111)，所述的數(shù)據(jù)選擇輸出單元(322)的輸出構(gòu)成該賦權(quán)重復(fù)累加運(yùn)算單元的輸出端，所述的第一存儲器(319)和第二存儲器(3110)是單ロ存儲器，每組存儲器的數(shù)據(jù)位寬為q比特，深度為M/2。
4.根據(jù)權(quán)利要求I所述的短碼長多進(jìn)制賦權(quán)重復(fù)累加碼的編碼器裝置，其特征在干，所述的賦權(quán)重復(fù)累加運(yùn)算單元(31)包括有連接輸入信號的選通網(wǎng)絡(luò)(3112)和構(gòu)成輸出端的順序輸出単元(3113)，所述的選通網(wǎng)絡(luò)(3112)內(nèi)部包括一個非零元素位置存儲陣列，所述的選通網(wǎng)絡(luò)(3112)的輸出端與順序輸出単元(3113)的輸入端之間連接有M路結(jié)構(gòu)相同的數(shù)據(jù)支路，每一條數(shù)據(jù)支路均包括有依次相連的乘法器(31a)、累加器(31b)和寄存器(31d)，所述乘法器(31a)的輸入端連接選通網(wǎng)絡(luò)(3112)的輸出端，所述寄存器(31d)的輸出端分別連接累加器(31b)和順序輸出単元(3113)的輸入端。
5.根據(jù)權(quán)利要求I所述的短碼長多進(jìn)制賦權(quán)重復(fù)累加碼的編碼器裝置，其特征在干，所述的賦權(quán)累加単元(32)包括有依次連接的累加器(321)、前向路徑乘法器(322)和寄存器(323)，所述的寄存器(323)的輸出端構(gòu)成該賦權(quán)累加単元(32)的輸出端，所述的累加器(321)的輸入端連接輸入信號，所述的寄存器(323)的輸出端還通過一個反饋路徑乘法器(324)連接累加器(321)，所述的反饋路徑乘法器(324)的輸入端還連接存儲器(325)，所述的前向路徑乘法器(322 )的輸入端還連接存儲器(326 )。
6.根據(jù)權(quán)利要求I所述的短碼長多進(jìn)制賦權(quán)重復(fù)累加碼的編碼器裝置，其特征在干，所述的賦權(quán)累加単元(32)包括有輸入端連接輸入信號的累加器(321)，所述累加器(321)的輸出連接寄存器(323)，所述寄存器(323)的輸出端通過ー個反饋路徑乘法器(324)連接累加器(321)，所述的寄存器(323)的輸出端還構(gòu)成該賦權(quán)累加単元(32)的輸出端，所述的反饋路徑乘法器(324)的輸入端還連接存儲器(325)。
7.根據(jù)權(quán)利要求I所述的短碼長多進(jìn)制賦權(quán)重復(fù)累加碼的編碼器裝置，其特征在干，所述的賦權(quán)累加単元(32)包括有輸入端連接輸入信號的累加器(321)，所述累加器(321)的輸出連接寄存器(323)，所述寄存器(323)的輸出端通過ー個反饋路徑乘法器(324)連接累加器(321)，所述的寄存器(323)的輸出端還構(gòu)成該賦權(quán)累加単元(32)的輸出端，所述的反饋路徑乘法器(324)的系數(shù)設(shè)為常數(shù)
8.根據(jù)權(quán)利要求I所述的短碼長多進(jìn)制賦權(quán)重復(fù)累加碼的編碼器裝置，其特征在干，所述的賦權(quán)累加単元(32)包括有輸入端連接輸入信號的累加器(321)，所述累加器(321)的輸出連接寄存器(323)，所述寄存器(323)的輸出端分別連接累加器(321)以及構(gòu)成該賦權(quán)累加単元(32)的輸出端。
全文摘要
一種短碼長多進(jìn)制賦權(quán)重復(fù)累加碼的編碼器裝置分別與控制電路相連接的輸入信息符號緩存單元、編碼運(yùn)算單元和輸出編碼符號緩存單元，控制電路有依次連接的輸入控制計數(shù)器、主控計數(shù)器和輸出控制計數(shù)器，主控計數(shù)器輸出的計數(shù)信號a通過計數(shù)比較器連接邏輯與門，主控計數(shù)器輸出的門信號g分別連接邏輯與門和輸出編碼符號緩存單元，邏輯與門的輸出分別連接輸入信息符號緩存單元和編碼運(yùn)算單元，輸出控制計數(shù)器的輸出連接輸出編碼符號緩存單元；編碼運(yùn)算單元包括有依次連接的賦權(quán)重復(fù)累加運(yùn)算單元、賦權(quán)累加單元和選擇器，選擇器還直接連接該編碼運(yùn)算單元的信號輸入端。本發(fā)明的復(fù)雜度和編碼時延均與碼長呈線性關(guān)系，實現(xiàn)方式簡單，便于在通信系統(tǒng)中應(yīng)用。
文檔編號H03M13/11GK102820890SQ20121014241
公開日2012年12月12日 申請日期2012年5月9日 優(yōu)先權(quán)日2012年5月9日
發(fā)明者陳為剛, 董同昕, 梁晨馳, 楊晉生 申請人:天津大學(xué)