專利名稱：通電電路的制作方法
技術領域：
本發(fā)明涉及一種通電電路(power-on circuit)，更特別地，涉及一種用于 根據(jù)基于I/O電壓或核心電壓的NMOS和PMOS晶體管的電流驅動能力而產(chǎn) 生不受I/0電壓或核心電壓的上升速度影響的通電信號的通電電路。
背景技術：
半導體芯片在啟動時可能經(jīng)歷一系列初始化程序，包括將外部電壓施加于 半導體芯片。在啟動期間，由于芯片的輸入/輸出(I/O)終端的狀態(tài)未知，因 此可以使用保持可程式化輸入輸出(Retention Programmable Input Output, O RPIO)方案以避免與連接至芯片的另一系統(tǒng)有數(shù)據(jù)沖突。然而，當I/0電壓和芯片內(nèi)部電壓(以下稱為"核心電壓")獨立地用于 RPIO方案中時，可能需要通電電路(POC)。圖1例示了檢測I/0電壓、觸 發(fā)在所檢測的I/0電壓的特定電平VPOCl的復位信號、檢測核心電壓以及取 消在所檢測的核心電壓的特定電平VPOC2的復位信號的通電電路時序圖。發(fā)明內(nèi)容本發(fā)明實施方式涉及可以產(chǎn)生不受I/O電壓或核心電壓上升速度影響的通電信號的通電電路。根據(jù)實施方式，通電信號可以根據(jù)基于i/o電壓或核心電壓的NMOS和PMOS晶體管的電流驅動能力而產(chǎn)生。在實施方式中，當核心 電壓的電平低于I/O電壓時，通電電路可控制I/O電壓。在實施方式中，通電電路可以檢測I/O電壓和核心電壓并產(chǎn)生通電信號。一旦通電信號產(chǎn)生，可以阻擋i/o電壓和核心電壓的電流流動以防止泄露電流。 在實施方式中，通電電路可以基于i/o和核心電壓的與導通/截止狀態(tài)無關的電
流流動而產(chǎn)生通電信號。在實施方式中，通電電路可包括以下至少其中之一輸入/輸出(I/O)電 壓檢測器，其當施加I/O電壓時輸出I/O電壓檢測信號；當I/O電壓低于檢測 電壓時I/0電壓檢測信號可以具有低電平，以及當I/O電壓大于檢測電壓時， 其可以具有高電平。核心電壓檢測器，其當施加核心電壓時可以輸出核心電壓檢測信號。通電信號發(fā)生器，其接收i/o電壓檢測信號和核心電壓檢測信號并輸出通電信號。在實施方式中，當i/o電壓低于檢測電壓時，通電信號可以具有I/0地電 壓，當i/o電壓大于檢測電壓時具有i/o電壓電平，以及當核心電壓大于檢測 電壓時具有基于高電平的I/O電壓檢測信號的I/O地電壓。


圖l例示為通電電路的時序圖；圖2例示為根據(jù)實施方式的通電電路的配置的方框圖； 圖3例示為根據(jù)實施方式的I/O電壓檢測器的電路圖； 圖4例示為根據(jù)實施方式的I/O電壓檢測器的時序圖； 圖5例示為根據(jù)實施方式的核心電壓檢測器的電路圖； 圖6例示為根據(jù)實施方式的核心電壓檢測器的時序圖； 圖7例示為根據(jù)實施方式的通電信號發(fā)生器的電路圖； 圖8例示為根據(jù)實施方式的通電電路的時序圖。
具體實施方式
如圖2例示，根據(jù)實施方式的通電電路可包括以下至少其中之一響應于I/O電壓DVDD檢測器210輸出I/O電壓檢測信號PURST0的輸入/輸出(I/O) 電壓檢測器210;響應于核心電壓VDD輸出核心電壓檢測信號ND13的核心 電壓檢測器220;接收I/O電壓檢測信號PURST0和核心電壓檢測信號ND13 并響應于PURST0和ND13輸出通電信號POCRST的通電信號發(fā)生器230。圖3例示了根據(jù)實施方式的I/O電壓檢測器210的電路圖。I/O電壓檢測 器210可包括電容器C2，其可在施加I/O電壓DVDD時升高第五n溝道金屬 氧化物半導體(NMOS)晶體管NH5的柵極端(節(jié)點ND21)的電壓。I/O電
壓檢測器210可包括第五NMOS晶體管NH5，當所接收的電壓超過第五NMOS 晶體管NH5的閾值電壓時，該第五NMOS晶體管可接收在柵極端通過電容器 C2升高的電壓以選擇性連接節(jié)點ND22和ND23。 I/O電壓檢測器210可包括 第四NMOS晶體管NH4，當I/O電壓DVDD超過第四NMOS晶體管NH4的 閾值電壓時，該第四NMOS晶體管可以接收柵極端的I/O電壓DVDD以將I/O 地電壓(ground voltage)選擇性施加在節(jié)點ND22。I/O電壓檢測器210可以包括第一p溝道金屬氧化物半導體(PMOS)晶 體管PH1，其可以具有連接至I/O電壓DVDD的源極端和共同連接至節(jié)點 ND23的柵極端和漏極端，從而當超過第一PMOS晶體管PH1的閾值電壓時， 該晶體管將I/O電壓DVDD選擇地施加于ND23。 I/O電壓檢測器210可包括 第六NMOS晶體管NH6，其可以響應于I/0電壓DVDD而將節(jié)點ND23的電 壓選擇性施加于節(jié)點ND25。 I/O電壓檢測器210可以包括第二 PMOS晶體管 PH2，其可以當I/O電壓DVDD開始施加時防止節(jié)點ND25的電壓具有太高的 電平。I/O電壓檢測器210可以包括第三NMOS晶體管NH3，其可以截止第 五NMOS晶體管NH5，這可以在施加I/O電壓DVDD時防止泄露電流。I/O電壓檢測器210可以包括第一逆變器INVH1 ，其在施加I/O電壓DVDD 時可以接收節(jié)點ND23的電壓。第二逆變器INVH2可以接收第一逆變器INVH1 的輸出并輸出I/O電壓檢測信號PURST0。當節(jié)點ND23的電壓變得太低時， 第三PMOS晶體管PH3可以將節(jié)點ND23的電壓升高至I/O電壓DVDD。當 噪聲存在于I/O電壓DVDD或施加反常電壓時，第一 NMOS晶體管NH1和第 二 NMOS晶體管NH2可以去除噪聲或反常電壓。因此，I/O電壓檢測器210 可以輸出I/O電壓檢測信號PURST0。然而，本領域的普通技術人員將可以理 解用于I/0電壓檢測器的其他電路配置以輸出輸出I/O電壓檢測信號。在實施方式中，I/O電壓檢測器可以操作如下1) 當施加I/O電壓DVDD時，節(jié)點ND21的電壓通過電容器C2升高， 如圖4的I/O電壓檢測器時序圖所示；2) 當節(jié)點ND21的電壓超過第五NMOS晶體管NH5的閾值電壓時，第 五NMOS晶體管NH5導通。3) 第四NMOS晶體管響應于I/O電壓DVDD而導通以將I/O地電壓 DVSS施加于節(jié)點ND23，如圖4的I/O電壓檢測器時序圖所示。結果，具有 低電平的I/O電壓檢測信號PURSTO通過第一逆變器INVH1和第二逆變器 INVH2輸出。4) 當I/O電壓DVDD超過第一PMOS晶體管PHI的閾值電壓時，第一 PMOS晶體管PHI導通以升高節(jié)點ND23的電壓，如圖4的I/O電壓檢測器時 序圖所示。結果，具有高電平的I/O電壓檢測信號PURSTO從I/O電壓DVDD 超過檢測電壓的時刻輸出。5) 節(jié)點ND23的升高的電壓通過第六NMOS晶體管NH6傳輸?shù)焦?jié)點 ND25，其中第六NMOS晶體管NH6響應于I/O電壓DVDD而導通，以升高 節(jié)點ND25的電壓。6) 第三NMOS晶體管NH3通過節(jié)點ND25的升高的電壓而導通，其將 I/O地電壓傳輸至節(jié)點ND21，這導致第五NMOS晶體管截止。7) 由于第五NMOS晶體管NH5截止以及節(jié)點ND23的電壓為高電平， 在節(jié)點ND24通過第一逆變器INVH1輸出低電平電壓。該低電平電壓輸入至 第三PMOS晶體管PH3的柵極端，其將節(jié)點ND23的電壓升高至I/O電壓 DVDD。8) 第六NMOS晶體管響應于I/O電壓DVDD而導通，這可以防止在開 始狀態(tài)中的問題(實施方式中)，節(jié)點ND23的電壓變成高電平，因而導通第 三NMOS晶體管NH3并截止第五NMOS晶體管NH5，其可以阻止I/O電壓 檢測信號PURSTO的產(chǎn)生。9) 第二 PMOS晶體管PH2可以防止在電路開始狀態(tài)中節(jié)點ND25的電 壓變得太高，其可以防止在開始狀態(tài)中的問題(實施方式中)，節(jié)點ND25的 電壓變得太高，因而導通第三NMOS晶體管NH3并截止第五NMOS晶體管 NH5，其可以阻止I/O電壓檢測信號PURSTO的產(chǎn)生。10) 第一和第二NMOS晶體管NH1和NH2可以去除I/0電壓DVDD或 反常電壓中的噪聲。圖5例示了根據(jù)實施方式的核心電壓檢測器220的電路圖。核心電壓檢測 器220可包括電容器CI ，其可根據(jù)實施方式當施加核心電壓VDD時可以升高 第五NMOS晶體管N5的柵極端的電壓(節(jié)點NDll)。核心電壓檢測器220 可以包括第五NMOS晶體管N5，其可以接收第五NMOS晶體管N5的柵極端 的通過電容器C1升高的電壓。當所接收的電壓超過第五NMOS晶體管N5的 閾值電壓時，第五NMOS晶體管N5可以選擇地將節(jié)點ND12和ND13彼此連 接。核心電壓檢測器220可以包括第四NMOS晶體管N4，其可以接收柵極端 的核心電壓VDD。當所接收的核心電壓VDD超過第四NMOS晶體管N4的 閾值電壓時，第四NMOS晶體管可以選擇地將核心地電壓VSS施加于ND12。第一 PMOS晶體管Pl可以具有連接至核心電壓VDD的源極端。當超過 第一 PMOS晶體管Pl的閾值電壓時，第一 PMOS晶體管Pl可以具有共同連 接至節(jié)點ND13的柵極端和漏極端以將核心電壓VDD傳輸給節(jié)點ND13。第 六NMOS晶體管N6可以響應于施加于第六NMOS晶體管N6柵極的核心電 壓VDD而將節(jié)點ND13的電壓傳輸給節(jié)點ND15。第二 PMOS晶體管P2可以 防止當開始施加核心電壓VDD時節(jié)點ND15的電壓變得太高。第三NMOS晶 體管N3可以截止第五NMOS晶體管N5，從而當施加核心電壓VDD時防止 泄露電流。當噪聲存在于核心電壓VDD或施加反常電壓時，第一NMOS晶體 管N1和第二NMOS晶體管N2去除該噪聲和反常電壓。在實施方式中，核心 電壓檢測器220可以輸出核心電壓檢測信號ND13。然而，本領域的普通技術 人員將可以理解核心電壓檢測器220的其他電路配置。在實施方式中，核心電壓檢測器220可以操作如下1) 當核心電壓VDD施加于核心電壓檢測器220時，節(jié)點ND11的電壓 可以通過電容器Cl升高，如圖6的核心電壓檢測器時序圖所示。2) 當節(jié)點ND11的電壓超過第五NMOS晶體管的閾值電壓時，第五 NMOS晶體管N5導通。3) 當?shù)谒腘MOS晶體管響應于核心電壓VDD而導通時，核心電壓檢測 信號ND13可以在低電平輸出，如圖6的核心電壓檢測器時序圖所示。4) 當核心電壓VDD超過第一 PMOS晶體管Pl的閾值電壓時，第一 PMOS晶體管P1導通，其可以導致核心電壓檢測信號ND13在高電平輸出， 如圖6的核心電壓檢測器時序圖所示。5) 節(jié)點ND13的所升高的電壓通過第六NMOS晶體管N6傳輸至節(jié)點 NDl5，其中第六NMOS晶體管N6響應于核心電壓VDD而導通，其升高節(jié) 點ND15的電壓。6) 第三NMOS晶體管N3通過節(jié)點ND15的升高的電壓而導通以將核心 地電壓VSS施加于節(jié)點NDll，導致第五NMOS晶體管N5截止。7) 第六NMOS晶體管N6響應于核心電壓VDD而導通，其可以去除開 始狀態(tài)中的問題(實施方式中)，即節(jié)點ND13的電壓變得太高，因而導通第 三NMOS晶體管N3以及截止第五NMOS晶體管N5，其可能不利地阻止核心 電壓檢測信號ND13的產(chǎn)生。8) 第二 PMOS晶體管P2防止在開始狀態(tài)下節(jié)點ND15的電壓變得太高， 其可以防止問題(實施方式中)即在開始狀態(tài)下節(jié)點ND15的電壓變得太高， 因而導通第三NMOS晶體管并截止第五NMOS晶體管N5，其可能不利地阻 止核心電壓檢測信號ND13。9) 第一 NMOS晶體管Nl和第二 NMOS晶體管N2可以去除核心電壓 VDD或反常電壓中的噪聲。圖7例示了根據(jù)實施方式的通電信號發(fā)生器230的電路圖。通電信號發(fā)生 器230可以包括當I/O電壓檢測信號PURST0在低電平時在節(jié)點ND31產(chǎn)生高 電壓的第四PMOS晶體管PH4。第九NMOS晶體管NH9的柵極可以連接至 I/O電壓檢測信號PURST0。第八NMOS晶體管NH8可以連接至核心電壓檢 測信號ND13。第三逆變器INVH3和第四逆變器INVH4可以構成鎖存器(latch) 以閉鎖節(jié)點ND31的電壓。與非(NAND)門NAND1可以接收節(jié)點ND31的 閉鎖電壓和I/O電壓檢測信號PURST0。第五PMOS晶體管PH5可以使節(jié)點 ND31的電壓在開始狀態(tài)以初始化鎖存器的狀態(tài)。在實施方式中，第五逆變器 INVH5可以接收與非門NADN1的輸出并輸出通電信號POCRST。然而，本 領域的普通技術人員將可以理解通電信號發(fā)生器230的其他電路配置。 在實施方式中，通電信號發(fā)生器230可以操作如下1) 當I/O電壓DVDD低于檢測電壓時，具有低電平的I/O電壓檢測信號 PURST0輸入至第四PMOS晶體管PH4的柵極，因而使節(jié)點ND31的電壓變 高。節(jié)點ND31的該高電平電壓與具有低電平的I/O電壓檢測信號PURST0 — 起輸入至與非門NAND1。結果，輸出I/O地電壓DVSS電平的通電信號 POCRST，如圖8的通電電路時序圖所示。2) 當I/0電壓DVDD超過檢測電壓時，高電平的I/O檢測信號PURST0 輸入至第四PMOS晶體管PH4，因而截止第四PMOS晶體管PH4。因此，節(jié) 點ND31的電壓通過第三逆變器INVH3和第四逆變器INVH4閉鎖至高電平， 從而輸出I/O電壓DVDD的通電信號POCRST，如圖8的通電電路時序圖所 不。3)當核心電壓VDD超過檢測電壓時，在核心電壓VDD的核心電壓檢測 信號ND13輸入至第六NMOS晶體管NH6的柵極，因而導通第六NMOS晶 體管NH6。同時，己在高電平就緒的I/O電壓檢測信號PURST0輸入至第九 NMOS晶體管NH9的柵極，導通NMOS晶體管NH9。結果，節(jié)點ND31的電 壓從閉鎖的高電平變化至I/O地電壓DVSS低電平電壓。節(jié)點ND31的I/O地 電壓DVSS的該低電平電壓輸入至與非門NAND1，以致輸出具有I/O地電壓 DVSS電平的通電信號POCRST，如圖8的通電電路時序圖所示。實施方式涉及通電電路，該通電電路根據(jù)基于I/O電壓或核心電壓的 NMOS和PMOS晶體管的電流驅動能力，產(chǎn)生不受I/O電壓和/或核心電壓的升高速度影響的通電信號。在實施方式中，通電電路能使用低于i/o電壓的核心電壓的電平來控制I/O電壓，以及阻止I/O電壓和核心電壓的電流流動以防止泄露電流。在實施方式中，通電電路可以基于與i/o電壓和核心電壓的導通/截止狀態(tài)無關的電流流動而能產(chǎn)生通電信號。在實施方式中，由于使用的晶 體管不具有大的W/L比率，因此有可能使通電電路小型化。本領域的技術人員顯然可以在所公開的實施方式中進行各自改進和變型。 因此，所公開的本發(fā)明實施方式意欲覆蓋落入在本發(fā)明的所附權利要求書和等 同物范圍內(nèi)的明顯可見的改進和變型。
權利要求
1. 一種包括通電電路的裝置，其特征在于，所述通電電路包括 輸入/輸出(I/O)電壓檢測器；核心電壓檢測器；以及通電信號發(fā)生器，其中所述通電信號發(fā)生器的輸出與輸入/輸出(I/O)電 壓檢測器的輸出和所述核心電壓檢測器的輸出成函數(shù)關系。
2. 根據(jù)權利要求1所述的裝置，其特征在于，所述輸入/輸出(I/O)電壓 檢測器輸入I/O電壓并輸出與I/O電壓成函數(shù)關系的I/O電壓檢測信號。
3. 根據(jù)權利要求2所述的裝置，其特征在于，當所述I/0電壓低于檢測 信號時所述I/O檢測信號具有低電平，以及當所述I/O電壓超過所述檢測電壓時，1/o電壓檢測信號具有高電平。
4. 根據(jù)權利要求1所述的裝置，其特征在于，所述核心電壓檢測器輸入核心電壓并輸出核心電壓檢測信號。
5. 根據(jù)權利要求1所述的裝置，其特征在于所述通電信號發(fā)生器輸入來自所述輸入/輸出(I/O)電壓檢測器的i/o電 壓探測信號；所述通電信號發(fā)生器輸入來自所述核心電壓檢測器的核心電壓檢測信號；以及所述通電信號發(fā)生器輸出與所述I/O電壓檢測信號和所述核心電壓檢測信號成函數(shù)關系的通電信號。
6. 根據(jù)權利要求5所述的裝置，其特征在于當I/O電壓低于檢測電壓時，所述通電信號具有I/O地電壓電平； 當I/0電壓超過所述檢測電壓時，所述通電信號具有I/0電壓電平；以及當核心電壓超過所述檢測電壓時，如果所述I/0電壓檢測信號具有高電平， 則所述通電信號具有I/O地電壓電平。
7. 根據(jù)權利要求1所述的裝置，其特征在于，所述輸入/輸出(I/O)電壓 檢測器包括兩個逆變器，該逆變器接收在1/0電壓檢測節(jié)點所檢測的電壓并輸 出I/O電壓電平的電壓或I/O地電壓電平的電壓。
8. 根據(jù)權利要求7所述的裝置，其特征在于，所述輸入/輸出(I/O)電壓 檢測器包括P溝道金屬氧化物半導體(PMOS)晶體管，該晶體管具有連接至 所述I/O電壓的源極和共同連接至所述I/O電壓檢測節(jié)點的源極端和漏極端，其中所述p溝道金屬氧化物半導體(PMOS)晶體管導通，從而當I/0電壓超 過PMOS晶體管的閾值電壓時，將具有高電平的I/O電壓所檢測信號傳輸給 I/O電壓檢測節(jié)點。
9. 根據(jù)權利要求1所述的裝置，其特征在于，所述核心電壓檢測器包括 n溝道金屬氧化物半導體(NMOS)晶體管，當所接收的核心電壓超過所述 NMOS晶體管的閾值電壓時，該NMOS晶體管將核心地電壓施加給第一節(jié)點。
10. 根據(jù)權利要求9所述的裝置，其特征在于，所述核心電壓檢測器包括PMOS晶體管，其具有連接至所述核心電壓的源極端和共同連接至第二節(jié)點的柵極端和漏極端，其中當超過所述PMOS晶體管的閾值電壓時，所述PMOS 晶體管將所述核心電壓施加所述于第二節(jié)點。
11. 根據(jù)權利要求1所述的裝置，其特征在于，所述通電信號發(fā)生器包括 具有接收I/0電壓檢測信號的柵極端。
12. 根據(jù)權利要求ll所述的裝置，其特征在于，所述通電信號發(fā)生器包 括具有接收所述1/0電壓檢測信號的第一NMOS晶體管。
13. 根據(jù)權利要求12所述的裝置，其特征在于，所述通電信號發(fā)生器包 括第二NMOS晶體管，其具有連接至所述第一NMOS晶體管漏極端的源極端、 連接至所述PMOS晶體管漏極端的漏極端，以及接收核心電壓檢測信號的柵 極端。
14. 根據(jù)權利要求13所述的裝置，其特征在于，所述通電信號發(fā)生器包 括兩個逆變器，其通過所述第一NMOS晶體管和所述第二NMOS晶體管接收 所述1/0電壓檢測信號和所述核心電壓檢測信號。
15. 根據(jù)權利要求14所述的裝置，其特征在于，所述兩個逆變器閉鎖所 述PMOS晶體管、第一NMOS晶體管和第二NMOS晶體管的公共輸出節(jié)點的 電壓。
16. 根據(jù)權利要求15所述的裝置，其特征在于，所述通電信號發(fā)生器包 括與非門，其接收來自所述核心電壓檢測器輸出的電壓和1/0電壓檢測信號以 輸出通電信號。
全文摘要
本發(fā)明公開了一種通電電路，該通電電路可產(chǎn)生不受I/O電壓或核心電壓的上升速度影響的通電信號。通電信號可根據(jù)基于I/O電壓或核心電壓的NMOS和PMOS晶體管的電流驅動能力而產(chǎn)生。當核心電壓的電平低于I/O電壓時，通電電路可以控制I/O電壓。
文檔編號H03K5/24GK101145771SQ20071014957
公開日2008年3月19日 申請日期2007年9月12日 優(yōu)先權日2006年9月13日
發(fā)明者安文源 申請人:東部高科股份有限公司