專利名稱：用于Nandflash控制器的全數(shù)字延遲鎖相環(huán)電路的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及集成電路領(lǐng)域，特別是涉及一種用于Nandflash控制器的全數(shù)字延遲鎖相環(huán)電路。
背景技術(shù)：
現(xiàn)有的一種數(shù)字延遲鎖相環(huán)電路，專利號為CN201010502274. 2，包括延遲線、鑒相器、分頻器，該電路不能直接適用于0NFI2. O規(guī)范的Nandf Iash接口(Nand-flash內(nèi)存是flash內(nèi)存的一種，其內(nèi)部采用非線性宏單元模式)，現(xiàn)有的數(shù)字DLL方案基本上都是應(yīng)用于DDR SDRAM控制器，只用于讀通道上。但在0NFI2. O規(guī)范的Nandf Iash控制器中，寫通道和讀通道上都需要移相。為此，需要設(shè)計一種用于Nandflash控制器的全數(shù)字延遲鎖相環(huán)電路。

實用新型內(nèi)容為了解決現(xiàn)有的鎖相環(huán)電路不能適應(yīng)Nandflash接口工作，本實用新型提供了一種用于Nandflash控制器的全數(shù)字延遲鎖相環(huán)電路。本實用新型采用的技術(shù)方案是包括主數(shù)控延遲線、從數(shù)控延遲線、時間數(shù)字轉(zhuǎn)換單元、鑒相器和控制器，時間數(shù)字轉(zhuǎn)換單元測量開機(jī)時輸入時鐘到輸出時鐘的延遲時間后產(chǎn)生置位信號對控制器進(jìn)行置位，鑒相器比較輸入時鐘和延遲后的輸出時鐘的相位，將比較結(jié)果傳遞給控制器，控制器根據(jù)比較結(jié)果來控制主數(shù)控延遲線和從數(shù)控延遲線的延遲時間。優(yōu)選地，所述主數(shù)控延遲線包括多個延遲單元，每個延遲單元由粗調(diào)模塊電路和精調(diào)I吳塊電路組成。優(yōu)選地,所述主數(shù)控延遲線包括4個延遲單元。優(yōu)選地，所述從數(shù)控延遲線包括一個延遲單元，每個延遲單元由粗調(diào)模塊電路和精調(diào)I吳塊電路組成。本實用新型的電路兼容ONFI 2.0及以上規(guī)范的NandflaSh，可以工作于同步模式(Synchronous Mode)下，即接口以DDR的形式傳輸數(shù)據(jù),提高了速數(shù)據(jù)傳輸率,在寫/讀操作中都需要對DQS信號進(jìn)行90°移相。采用I條主延遲線與2條從延遲線的結(jié)構(gòu)，主延遲線用于鎖定，I條從延遲線用于輸出DQS的移相(用于寫通道)，另一條從延遲線用于輸入DQS的移相(用于讀通道)。同時，考慮到主延遲線在鎖定后、開始下次調(diào)整前，不需要工作，將主延遲線的參考時鐘輸入作門控處理，消除了不必要的信號翻轉(zhuǎn)，極大地減少了功耗。

圖I為本實用新型一種實施例的原理圖；圖2為本實用新型一種實施例的電路圖；圖3是粗調(diào)模塊電路圖；[0013]圖4是精調(diào)模塊電路圖；圖5是時間數(shù)字轉(zhuǎn)換單元電路圖；圖6是該電路應(yīng)用于Nandflash控制器的電路圖。
具體實施方式
以下結(jié)合附圖對本實用新型提供的實施方式做進(jìn)一步詳細(xì)的說明如圖I所示，為本實用新型一種實施例，包括主數(shù)控延遲線、從數(shù)控延遲線、時間數(shù)字轉(zhuǎn)換單元、鑒相器和控制器，時間數(shù)字轉(zhuǎn)換單元測量開機(jī)時輸入時鐘到輸出時鐘的延遲時間后產(chǎn)生置位信號對控制器進(jìn)行置位，鑒相器比較輸入時鐘CLKIN和延遲后的輸出時鐘CLKOUT的相位，將比較結(jié)果傳遞給控制器，控制器根據(jù)比較結(jié)果來控制主數(shù)控延遲線和從數(shù)控延遲線的延遲時間。從圖I中可知，控制器輸出端與主數(shù)控延遲線、從數(shù)控延遲線相 連接，用于控制其延遲時間，時間數(shù)字轉(zhuǎn)換單元的一端與輸入時鐘連接，另一端與控制其相連接，用于根據(jù)輸入時鐘信號對控制器進(jìn)行置位；鑒相器的輸入端連接輸入時鐘CLKIN和延遲后的輸出時鐘CLK0UT，其輸出端與控制器相連接，用于比較兩個時鐘的信號給控制器。優(yōu)選地，所述主數(shù)控延遲線包括多個延遲單元，每個延遲單元由粗調(diào)模塊電路和精調(diào)模塊電路組成。優(yōu)選地，所述主數(shù)控延遲線包括4個延遲單元。優(yōu)選地,所述從數(shù)控延遲線包括一個延遲單元，每個延遲單元由粗調(diào)模塊電路和精調(diào)模塊電路組成。如圖2所示，為本實用新型一種實施例的電路圖，參考時鐘CLK_REF經(jīng)過控制器的TUNE_EN信號門控之后的CLK_GATE信號，分別輸入到時間數(shù)字轉(zhuǎn)換單元和主數(shù)控延遲線。控制器在外部調(diào)整請求信號DLL_REQ作用下先給出TDC_CLEAR信號清除時間數(shù)字轉(zhuǎn)換單元中的原有數(shù)值，再給出TDC_EN信號，使時間數(shù)字轉(zhuǎn)換單元開始工作。時間數(shù)字轉(zhuǎn)換單元在一個時鐘周期之后，將對時鐘周期的粗略計算值TDC_INIT返回給控制器，用作為粗調(diào)碼C_CODE的初始值。鑒相器比較CLK_GATE信號和經(jīng)主數(shù)控延遲線延遲后的P360信號之間的相位關(guān)系。當(dāng)CLK_GATE相位超前P360時，鑒相器向控制器發(fā)出UP信號，指示其增大主數(shù)控延遲線的延遲；當(dāng)CLK_GATE相位落后P360時，鑒相器向控制器發(fā)出DOWN信號，指示其減小主數(shù)控延遲線的延遲。粗調(diào)碼C_C0DE控制主數(shù)控延遲線和從數(shù)控延遲線中粗調(diào)模塊的延遲，精調(diào)碼F_CODE控制主數(shù)控延遲線與從數(shù)控延遲線中的精調(diào)模塊的延遲?？刂破鞲鶕?jù)UP和DOWN信號改變粗調(diào)碼C_C0DE和精調(diào)碼F_C0DE，當(dāng)UP和DOWN信號均無效時，控制器進(jìn)入鎖定狀態(tài)，向外部發(fā)出調(diào)整結(jié)束信號DLL_D0NE。DQS輸出使能信號DQS_0UTEN控制何時向Nandflash輸出DQS信號。DQS_0UTEN與CLK_REF經(jīng)過一個與門后，進(jìn)入第一條從數(shù)控延遲線，輸出為90°相移的DQS_0UT信號。從Nandflash輸入的DQS_IN信號進(jìn)入第二條從數(shù)控延遲線，輸出為90°相移的DQS_DELAYED 信號。如圖3所示，是粗調(diào)模塊電路圖，粗調(diào)模塊由c個粗調(diào)延遲單元組成，每個粗調(diào)延遲單元由I個非門和I個反向輸出的二輸入多路器。粗調(diào)控制碼的格式為低位為‘0’，高位為‘I’。假設(shè)CLK_IN要經(jīng)過3個粗調(diào)延遲單元后輸出，則粗調(diào)控制碼為C_C0DE[l-0]均為 ‘0’，C_C0DE[c-2]均為 ‘I’。[0025]如圖4所示，是精調(diào)模塊電路圖，精調(diào)模塊由I個緩沖器和f個負(fù)載組成。第一個負(fù)載采用遲滯結(jié)構(gòu)，有較大延時，可替代多個與門的延時，從而節(jié)省面積與功耗，其余f個負(fù)載均為二輸入與非門。當(dāng)f+Ι位精調(diào)控制碼全為‘0’時，延遲最??；當(dāng)f+Ι位精調(diào)控制碼全為‘I’時，延遲最大。如圖5所示，是時間數(shù)字轉(zhuǎn)換單元電路圖，時間數(shù)字轉(zhuǎn)換單元由t+2個觸發(fā)器、t個二輸入與非門、4個串聯(lián)的精調(diào)模塊和4t個串聯(lián)的粗調(diào)延遲單元組成。第一個觸發(fā)器的復(fù)位端接TDC_EN信號，時鐘端接門控后的時鐘CLK_GATE，輸入端固定接‘I’，輸出端START同時接第二個觸發(fā)器的輸入端和4個精調(diào)模塊。START信號經(jīng)過4個串聯(lián)的精調(diào)模塊后又經(jīng)過4t個串聯(lián)的粗調(diào)延遲單元。這4t個粗調(diào)延遲單元分為t組,每組有4個粗調(diào)延遲單元，每組的輸出端分別接剩余t個觸發(fā)器的輸入端。第二個觸發(fā)器的輸出STOP信號接剩余t個觸發(fā)器的時鐘端，TDC_CLEAR信號觸發(fā)器3的置位端和觸發(fā)器4 (t+2)的復(fù)位端。剩余t個觸發(fā)器的輸出Q[t-1:0]與最終輸出TDC_INIT[t_l:0]之間的關(guān)系為當(dāng)O彡i彡t_2 時，TDC_INIT[i]= (Q[i]&Q[i+l]) ;TDC_INIT[t_2]= Q[t_2]。如圖6所示，該電路應(yīng)用于Nandflash控制器的電路圖，Nandflash控制器發(fā)出DLL_REQ請求全數(shù)字延遲鎖相環(huán)根據(jù)當(dāng)前的工作時鐘CLK_REF進(jìn)行調(diào)整，當(dāng)全數(shù)字延遲鎖相環(huán)鎖定后，反饋DQS_D0NE信號。然后Nandflash控制器可以進(jìn)行寫/讀操作。當(dāng)Nandflash控制器對Nandflash寫數(shù)據(jù)時，DQS_0UTEN = 1，從而輸出90。相移的DQS_OUT信號，驅(qū)動與Nandflash相連的DQS。當(dāng)Nandflash控制器從Nandflash讀數(shù)據(jù)時,被Nandflash驅(qū)動的DQS，即輸入的DQS_IN，被90°移相后，輸出DQS_DELAYED信號。信號用于對DQ進(jìn)行采樣，得到讀數(shù)據(jù)。在此說明書中，本實用新型已參照其特定的實施例作了描述。但是，很顯然仍可以作出各種修改和變換而不背離本實用新型的精神和范圍。因此，說明書和附圖應(yīng)被認(rèn)為是說明性的而非限制性的。
權(quán)利要求1.一種用于Nandflash控制器的全數(shù)字延遲鎖相環(huán)電路，其特征在于，包括主數(shù)控延遲線、從數(shù)控延遲線、時間數(shù)字轉(zhuǎn)換單元、鑒相器和控制器，時間數(shù)字轉(zhuǎn)換單元測量開機(jī)時輸入時鐘到輸出時鐘的延遲時間后產(chǎn)生置位信號對控制器進(jìn)行置位，鑒相器比較輸入時鐘和延遲后的輸出時鐘的相位，將比較結(jié)果傳遞給控制器，控制器根據(jù)比較結(jié)果來控制主數(shù)控延遲線和從數(shù)控延遲線的延遲時間。
2.根據(jù)權(quán)利要求I所述的全數(shù)字延遲鎖相環(huán)電路，其特征在于，所述主數(shù)控延遲線包括多個延遲單元，每個延遲單元由粗調(diào)模塊電路和精調(diào)模塊電路組成。
3.根據(jù)權(quán)利要求2所述的全數(shù)字延遲鎖相環(huán)電路，其特征在于，所述主數(shù)控延遲線包括4個延遲單元。
4.根據(jù)權(quán)利要求I所述的全數(shù)字延遲鎖相環(huán)電路，其特征在于，所述從數(shù)控延遲線包括一個延遲單元，每個延遲單元由粗調(diào)模塊電路和精調(diào)模塊電路組成。
專利摘要本實用新型提供了一種用于Nandflash控制器的全數(shù)字延遲鎖相環(huán)電路，包括主數(shù)控延遲線、從數(shù)控延遲線、時間數(shù)字轉(zhuǎn)換單元、鑒相器和控制器，時間數(shù)字轉(zhuǎn)換單元測量開機(jī)時輸入時鐘到輸出時鐘的延遲時間后產(chǎn)生置位信號對控制器進(jìn)行置位，鑒相器比較輸入時鐘和延遲后的輸出時鐘的相位，將比較結(jié)果傳遞給控制器，控制器根據(jù)比較結(jié)果來控制主數(shù)控延遲線和從數(shù)控延遲線的延遲時間。本實用新型的電路兼容Nandflash，可以工作于同步模式下，即接口以DDR的形式傳輸數(shù)據(jù)，提高了速數(shù)據(jù)傳輸率，消除了不必要的信號翻轉(zhuǎn)，極大地減少了功耗。
文檔編號H03L7/08GK202395752SQ201120538429
公開日2012年8月22日 申請日期2011年12月21日 優(yōu)先權(quán)日2011年12月21日
發(fā)明者徐時偉 申請人:徐時偉