專利名稱：一種改進型時間判決器的制作方法
技術領域：
本實用新型涉及ー種時間判決器，可判斷出兩個時鐘上升沿的快慢關系，并將結果鎖定。具有結構 簡單，判決精度高的特點。
背景技術：
時間判決器的功能是判斷兩個時鐘信號的上升沿(或下降沿)的快慢關系，在集成電路中有著廣泛的應用，是時間-數字轉換器(TDC，Time-Digital Converter)，鑒頻鑒相器(PFD,Phase-Frequency Detector)等模塊電路的核心単元。在全數字鎖相環(huán)、核醫(yī)學影像，激光范圍探測，高能物理中檢測粒子的半衰期等許多應用場合都依賴時間判決器鑒別微小的時間(相位)差。時間判決器采用全數字エ藝實現，隨著工藝尺寸逐漸縮小，具有可移植性好的優(yōu)勢。此外，全數字的時間判決器電路具有更好的噪聲免疫特性，功耗也更低。傳統(tǒng)的時間判決器采用差分對比較器級聯(lián)SR觸發(fā)器結構，這種結構比較簡單，易于實現且功耗較低。但是傳統(tǒng)的差分對結構電路會受到時鐘下降沿的影響(假設判斷的是上升沿的快慢)，從而改變RS鎖存器的狀態(tài)，導致判決錯誤。因此需要加入ー個D觸發(fā)器在下降沿到來之前將判決結果輸出鎖定。加入D觸發(fā)器不僅增加了硬件消耗和功耗，而且對于D觸發(fā)器的時鐘相位要求非常嚴格，不易實現。另ー種時間判決器的實現方式采用敏感放大觸發(fā)器(SAFF, SensitivityAmplifier Flip-Flop)結構。這種結構不會受到時鐘下降沿的影響,但是電路結構復雜,硬件消耗和功耗都比較大，而且兩個時鐘信號不是以差分形式輸入的，削弱了這種結構的優(yōu)勢。
發(fā)明內容技術問題本實用新型所要解決的技術問題是針對背景技術的缺陷，提供ー種結構簡單、不受下降沿影響的改進型時間判決器。技術方案為解決上述技術問題，本實用新型提供了ー種改進型時間判決器，其包括一個時間比較器和ー個RS鎖存器，在時間比較器中加入一個或門；當兩個輸入時鐘的上升沿到達時，比較器會判斷出到達時間的先后，并將相應的輸出結果送至鎖存器鎖定狀態(tài)。優(yōu)選的，該時間判決器包括四個NMOS管，即第一 NMOS管Ml，第二 NMOS管M2，第三NMOS管M3，第四NMOS管M4，兩個PMOS管，即第一 PMOS管M5，第二 PMOS管M6，一個或門ORl和ー個RS鎖存器；其中第一 NMOS管Ml，第二 NMOS管M2，第三NMOS管M3，第四NMOS管M4，第一 PMOS管M5，第二 PMOS管M6，或門ORl構成了時間比較器；第一輸入時鐘信號clkl、第二輸入時鐘信號clk2分別接NMOS管第一 NMOS管Ml，第二 NMOS管M2的柵極，第一 NMOS管M1，第二 NMOS管M2的源極相連并接地，第一 NMOS管Ml的漏極接M3的源極，第二 NMOS管M2的漏極接第四NMOS管M4的源極；第三NMOS管M3的柵極分別接RS鎖存器的S端和第四NMOS管M4的漏極，第四NMOS管M4的柵極分別接R鎖存器的R端和第三NMOS管M3的漏極；第三NMOS管M3的漏極接第一 PMOS管M5的漏極，第四NMOS管M4的漏極接第二 PMOS管M6的漏極，第一 PMOS管M5、第二 PMOS管M6的源極接電源Vdd ；或門ORl的輸入端分別連接輸入時鐘信號第一輸入時鐘信號clkl、第二輸入時鐘信號clk2，或門ORl的輸出端接第一 PMOS管M5，第二 PMOS管M6的柵極；RS鎖存器的S輸入端接第三NMOS管M3的柵極，R輸入端接第四NMOS管M4的柵極；RS鎖存器的輸出端Q和Qn作為整個時間判決器電路的輸出。有益效果本實用新型通過在差分結構的時間比較器中加入一個或門，控制PMOS管的充放電，從而達到避免時鐘下降沿對判決結果產生干擾的效果。本實用新型具有結構簡單，功耗低，判決精度高的特點。
圖I為本實用新型的時間判決器電路原理圖；圖2_a是傳統(tǒng)差分時間判決器的時序仿真圖；圖2_b是本實用新型的時間判決器的時序仿真圖。
具體實施方式
下面將參照附圖對本實用新型進行說明。在傳統(tǒng)差分對結構的時間比較器中加入一個或門，控制PMOS管的充放電，從而避免了時鐘下降沿對判決結果的干擾。時間比較器的輸出端RS鎖存器，將比較結果鎖定。參見圖1，本實用新型提供的改進型時間判決器，其包括一個時間比較器和ー個RS鎖存器，在時間比較器中加入一個或門；當兩個輸入時鐘的上升沿到達時，比較器會判斷出到達時間的先后，并將相應的輸出結果送至鎖存器鎖定狀態(tài)。該時間判決器包括四個NMOS管，即第一 NMOS管Ml，第二 NMOS管M2，第三NMOS管M3，第四NMOS管M4，兩個PMOS管，即第一 PMOS管M5，第二 PMOS管M6，一個或門ORl和一個RS鎖存器；其中第一 NMOS管M1，第二 NMOS管M2，第三NMOS管M3，第四NMOS管M4，第一PMOS管M5，第二 PMOS管M6，或門ORl構成了時間比較器；第一輸入時鐘信號clkl、第二輸入時鐘信號clk2分別接NMOS管第一 NMOS管Ml，第二 NMOS管M2的柵極，第一 NMOS管M1，第二 NMOS管M2的源極相連并接地，第一 NMOS管Ml的漏極接M3的源極，第二 NMOS管M2的漏極接第四NMOS管M4的源極；第三NMOS管M3的柵極分別接RS鎖存器的S端和第四NMOS管M4的漏極，第四NMOS管M4的柵極分別接R鎖存器的R端和第三NMOS管M3的漏極；第三NMOS管M3的漏極接第一 PMOS管M5的漏極，第四NMOS管M4的漏極接第二 PMOS管M6的漏極，第一 PMOS管M5、第二 PMOS管M6的源極接電源Vdd ；或門ORl的輸入端分別連接輸入時鐘信號第一輸入時鐘信號clkl、第二輸入時鐘信號clk2，或門ORl的輸出端接第一 PMOS管M5，第二 PMOS管M6的柵極； RS鎖存器的S輸入端接第三NMOS管M3的柵極，R輸入端接第四NMOS管M4的柵極；RS鎖存器的輸出端Q和Qn作為整個時間判決器電路的輸出。本實用新型提供的時間判決其包括一個時間比較器和ー個RS鎖存器，在時間比較器中加入一個或門；當兩個輸入時鐘的上升沿到達時，比較器會判斷出到達時間的先后，并將相應的輸出結果送至RS鎖存器鎖定狀態(tài)；早到達的輸入信號上升沿通過或門將PMOS管關閉，使M3，M4的漏端不能充電，避免了信號下降沿對最終判斷結果的改變。進一步的，本實用新型的改進型時間判決器，所述電路包括四個NMOS管Mf M4，兩個PMOS管M5 M6，一個或門ORl和一個RS鎖存器；其中輸入時鐘信號clkl、clk2分別接NMOS管Ml，M2的柵極，Ml, M2的源極相連并接地，Ml的漏極接M3的源極，M2的漏極接M4的源極。M3的柵極分別接RS鎖存器的S端和M4的漏極，M4的柵極分別接R鎖存器的R端合M3的漏極；M3的漏極接PMOS管M5的漏極，M4的漏極接PMOS管M6的漏極，，M5、M6的源極接電源Vdd?；蜷TORl的輸入端分別連接輸入時鐘信號clkl、clk2，或門ORl的輸出端接M5與M6的柵極。RS鎖存器的S輸入端接M3的柵極，R輸入端接M4的柵極；輸出端Q、Qn作為整個 時間判決器電路的輸出。如圖I所示，該時間判決器電路包括四個NMOS管M1 M4，兩個PMOS管M5 M6，一個或門ORl和一個RS鎖存器；其中輸入時鐘信號clkl、clk2分別接NMOS管M1，M2的柵極，Ml, M2的源極相連并接地，Ml的漏極接M3的源極，M2的漏極接M4的源極。M3的柵極分別接RS鎖存器的S端和M4的漏極，M4的柵極分別接R鎖存器的R端和M3的漏極；M3的漏極接PMOS管M5的漏極，M4的漏極接PMOS管M6的漏極，，M5、M6的源極接電源Vdd?；蜷TORl的輸入端分別連接輸入時鐘信號clkl、clk2，或門ORl的輸出端接M5與M6的柵極。RS鎖存器的S輸入端接M3的柵極，R輸入端接M4的柵極；輸出端Q、Qn作為整個時間判決器電路的輸出。假設輸入時鐘信號clkl的相位領先于clk2，當clkl的上升沿到來時，Ml導通，M5和M6截止，M3漏端的電荷通過M3，Ml放電，M3漏端變?yōu)榈碗娖剑⑹筂4截止，S為高電平，R為低電平，鎖存器Q端輸出高電平，Qn輸出低電平。當clkl的下降沿首先到來時，由于此時clk2仍為高電平，M5和M6仍然截止，M3漏端的電荷已經放空，M4不會導通，因此S和R端電平不會由高轉低，鎖存器輸出端Q和Qn的狀態(tài)也不會改變。圖2為本實用新型的時間判決器與傳統(tǒng)差分時間判決器的時序仿真圖對比。其中圖2-a是傳統(tǒng)差分時間判決器的時序仿真圖。從圖中可以看出，在時鐘信號clkl的下降沿產生時，輸出Q端的值從高電平變?yōu)榈碗娖?，Qn的值從低電平變成高電平。這樣就需要一個觸發(fā)器在輸出端的值變化之前將結果讀取出來，因此對觸發(fā)器的時鐘的要求很高，也增加了硬件消耗和功耗。圖2-b是本實用新型的時間判決器的時序仿真圖。從圖中可以看出，當輸入時鐘信號clkl的上升沿產生后，輸出結果Q，Qn的值就被鎖定，在整個周期都沒有發(fā)生變化，因此clkl或者clk2的下降沿都可以作為采樣時鐘，從而正確的讀取判決結果。綜上所述，本實用新型通過在傳統(tǒng)差分時間比較器中加入一個或門，控制PMOS管的充放電，有效的避免了輸入時鐘的下降沿對判決結果的影響。上所述僅為本實用新型的較佳實施方式，本實用新型的保護范圍并不以上述實施方式為限，但凡本領域普通技術人員根據本實用新型所揭示內容所作的等效修飾或變化，皆應納入權利要求書中記載的保護范圍內。
權利要求1.一種改進型時間判決器，其包括一個時間比較器和一個RS鎖存器，其特征在于在時間比較器中加入一個或門；當兩個輸入時鐘的上升沿到達時，比較器會判斷出到達時間的先后，并將相應的輸出結果送至鎖存器鎖定狀態(tài)。
2.根據權利要求I所述的一種改進型時間判決器，其特征在于該時間判決器包括四個NMOS管，即第一 NMOS管M1，第二 NMOS管M2，第三NMOS管M3，第四NMOS管M4，兩個PMOS管，即第一 PMOS管M5，第二 PMOS管M6，一個或門ORl和一個RS鎖存器；其中第一 NMOS管M1，第二 NMOS 管 M2，第三 NMOS 管 M3，第四 NMOS 管 M4，第一 PMOS 管 M5，第二 PMOS 管 M6，或門ORl構成了時間比較器； 第一輸入時鐘信號clkl、第二輸入時鐘信號clk2分別接NMOS管第一 NMOS管Ml、第二NMOS管M2的柵極，第一 NMOS管M1，第二 NMOS管M2的源極相連并接地，第一 NMOS管Ml的 漏極接第三NMOS管M3的源極，第二 NMOS管M2的漏極接第四NMOS管M4的源極；第三NMOS管M3的柵極分別接RS鎖存器的S端和第四NMOS管M4的漏極，第四NMOS管M4的柵極分別接RS鎖存器的R端和第三NMOS管M3的漏極；第三NMOS管M3的漏極接第一 PMOS管M5的漏極，第四NMOS管M4的漏極接第二 PMOS管M6的漏極，第一 PMOS管M5、第二 PMOS管M6的源極接電源Vdd ； 或門ORl的輸入端分別連接輸入時鐘信號第一輸入時鐘信號clkl、第二輸入時鐘信號clk2，或門ORl的輸出端接第一 PMOS管M5，第二 PMOS管M6的柵極； RS鎖存器的S輸入端接第三NMOS管M3的柵極，R輸入端接第四NMOS管M4的柵極；RS鎖存器的輸出端Q和Qn作為整個時間判決器電路的輸出。
專利摘要本實用新型公開了一種改進型時間判決器，其包括一個時間比較器和一個RS鎖存器，其特征在于在時間比較器中加入一個或門；當兩個輸入時鐘的上升沿到達時，比較器會判斷出到達時間的先后，并將相應的輸出結果送至鎖存器鎖定狀態(tài)。本實用新型在時間比較器中加入一個或門，來驅動PMOS管的打開或關閉，避免了時鐘信號下降沿對判斷結果的干擾，從而減少了電路的硬件消耗；而差分結構的時間比較器又能最大程度的消除干擾，提高比較精確。
文檔編號H03K19/08GK202406097SQ20112053738
公開日2012年8月29日 申請日期2011年12月21日 優(yōu)先權日2011年12月21日
發(fā)明者吳建輝, 周正亞, 張萌, 江平, 王子軒, 陳慶, 陳超, 黃成 申請人:東南大學